Grundlagen der Technischen Informatik. Einführung in CMOS-Technologie. Kapitel 7.2

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1 Einführung in CMOS-Technologie Kapitel 7.2 Prof. Dr.-Ing. Jürgen Teich Lehrstuhl für Hardware-Software-Co-Design

2 Abstraktionsebenen SYSTEM-Ebene + MODUL-/RT-Ebene (Register-Transfer) Logik-/GATTER-Ebene Transistorebene S n+ G Halbleiter D n+? 2

3 Diode V D V D Diode ermöglicht nur einen Stromfluss von V D (p) zur Masse (n) Gleichung I D beschreibt das Strom-Spannungsverhalten der Diode in Abhängigkeit von V D V T I D = I S (e V D / -1) 3

4 Planartechnik PN-Übergang Löcherdiffusion Diffusion: Sowohl Elektronen als auch Löcher wandern in die p- bzw. n-gebiete p Elektronendiffusion Löcherdrift Elektronendrift Ladungsdichte r - + n x Distance (a) Stromfluss (b) Ladungsdichte E-Feld Drift: x Durch das Wandern der Ladungen entsteht Potential V ein elektrisches Feld, y 0 das der Diffusion -W 1 W entgegenwirkt 2 Gleichgewicht zwischen der Diffusion und Drift x x (c) Elektrisches Feld 4

5 Aufbau einer Diode Kathode Anode B Al A SiO 2 p n Querschnitt eines pn-kontaktes in einem IC-Prozess A A p Al B Diodensymbol n B Eindimensionale Darstellung 5

6 Aufbau eines MOS-Feldeffekttransistors (MOS-FET) Querschnitt eines NMOS-Transistors: Gateoxyd Gate Source n + Polysilizium p-substrat Drain n + Siliziumoxyd (SiO 2 ) p + MOS-FETs werden meist in Digitalschaltungen eingesetzt Der Strom durch den MOS-FET fließt in lateraler Richtung Das Gate dient als Schalter aktiviert den Kanal zwischen Source und Drain angelegte positive Spannung: zieht Elektronen an und verdrängt Löcher 6

7 Der MOS-Transistor Schaltmodell: V GS Source n + Gate V GS Drain n + p-substrat p + R ON V GS < V T V GS > V T Im nicht leitenden Zustand, d.h. für V GS < V T gilt: MOS-Transistor wird zu einem geöffneten Schalter Widerstand mit sehr hoher Impedanz, der Stromfluss behindert Im leitenden Zustand, d.h. für V GS > V T gilt: MOS-Transistor wird zu einem geschlossener Schalter Widerstand mit einer sehr geringen Impedanz, der Stromfluss verstärkt 7

8 MOS-Technologie Querschnitt der CMOS-Materialschichten (Complementary MOS) Schaltsymbole D D G G Man unterscheidet zwei grundsätzliche MOS- Transistortypen NMOS- und PMOS-Transistoren In der CMOS-Technologie werden beide Typen in jeweils komplementären Netzen eingesetzt [Fig. 0] S NMOS S PMOS 8

9 CMOS: Prozess-Entwurfsregeln (Design Rules) Schnittstelle: Designer / Technologen Regeln für Prozessmasken Einheitengröße: veränderbare Designparameter Lambda oder: in absoluten Größen (Mikrometer, bspw. 0,13 m) Layer Well (p,n) Active Area (n+,p+) Select (p+,n+) Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Via Color Yellow Green Green Red Blue Magenta Black Black Black Representation 9

10 CMOS: Prozess-Entwurfsregeln Abstände und Ausmaße unterschiedlicher Materialien Gleiche Potentiale Unterschiedliche Potentiale Well 10 0 or 6 9 Polysilizium 2 2 Metall1 3 Active 3 Contact or Via Hole Metall

11 CMOS: Prozess-Entwurfsregeln CMOS-Inverterlayout: V DD p-doped silicon substrate [Fig. 0] GND In V DD In Out A A Out GND 11

12 CMOS: Prozess-Entwurfsregeln Kein Energieverbrauch in festem Schaltzustand Stromfluss nur während der Schaltvorgänge Symmetrisches Schaltverhalten: Gleiche Anstiegs- und Fallzeiten bei geeigneter Transistordimensionierung A A n p-substrat Feldoxyd n + p + Querschnitt entlang A-A 12

13 CMOS-Technologie Fortgeschrittene Metallisierung über mehrere Metallebenen Links im Bild ist ein 3-Metall-Layer- Design dargestellt Bei.25µm-Technologien sind bis zu 5 Metall-Schichten möglich Heute benutzt man bei aktuellen Technologien >8 Metallschichten [Fig. 1] 13

14 Abbildungsverzeichnis [Fig. 0] LDD MOS Transistor mit STI. Von Cepheiden, Wikimedia Commons, lizensiert durch CC BY SA 3.0, URL: [Fig. 1] Silicon chip 3d. By David Carron, Wikimedia Commons., Public Domain, URL: 14