Abb. 8.2: Mehrstufige analoge Verstärkerschaltung. Informatik V, Kap. 8, WS 98/99. u (t) high (1) u (t) low (0) t. St. 1 St. 2 St. 3 St.

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1 8. Grundschaltungen der Digitaltechnik 8.1 Allgemeines Man unterscheidet grundsätzlich zwei Grundtypen elektronischer Schaltungen: In analogen Schaltungen ist die Größe einer Spannung oder eines Stromes der direkte Träger der Information. Deshalb wird man in der Analogtechnik fast immer versuchen, ein lineares Verhältnis zwischen einer Spannung am Eingang und am Ausgang z. B. eines Verstärkers zu erzielen von der Art: Uout = a * Uin herzustellen. In der Digitaltechnik ist dagegen der Absolutwert einer Spannung nicht interessant. Wenn eine Spannung eine obere Schranke überschreitet, wird sie als logisch "high" gewertet, unterschreitet sie eine untere Schranke, so wird die als "low" bezeichnet. Die Digitaltechnik hat eine 2-wertige Logik, die Analogtechnik eine Logik mit theoretisch unendlich vielen verschiedenen Werten. u (t) t u (t) high (1) low (0) t Abb. 8.1: Digitale und analoge Signale Wir haben im Kapitel 7 kennengelernt, daß Halbleiter-Bauelemente typischerweise ein nichtlineares Verhältnis zwischen angelegter Spannung und durchfließenden Strom aufweisen. In der Analogtechnik wird man versuchen, die aktiven Bauelemente, also bipolare Transistoren oder FETs, jeweils unabhängig voneinander in einem konstanten Arbeitspunkt betreibt. Das bedingt wiederum kleine Signalgrößen im Vergleich zur Versorgungsspannung. Hilfreich ist auch die in der diskreten (im Gegensatz zur monolithisch integrierten) Technik praktizierte Trennung der einzelnen Stufen durch Kondensatoren. Natürlich kann eine solche Konstruktion auch keine Gleichspannung übertragen. Sie hat eine untere und obere Grenzfrequenz für die übertragbaren Signale. Abb. 8.2 zeigt eine solche Schaltung, wie sie z. B. in einem Verstärker für tonfrequente Signale (Audiobereich, ca. 15 Hz bis 20 khz) oft verwendet wurde. Signale unter etwa 15 Hz sind für Menschen nicht hörbar und müssen deshalb auch nicht übertragen werden. St. 1 St. 2 St. 3 St. 4 I Abschnittsweise lineare Näherung der Diodenkennlinie U Abb. 8.2: Mehrstufige analoge Verstärkerschaltung 1

2 Auf integrierten Schaltungen sind solche Konstrukte kaum verwendbar: Man kann dort die notwendigen großen Werte der Kopplungs-Kapazitäten (100 Mikrofarad und mehr) nicht realisieren, auch schwebende (also nicht einseitig an Masse abgeschlossene) Kapazitäten sind schwer zu realisieren. Deshalb sind mehrstufige Schaltungen, wenn sie auf dem IC realisiert werden, fast immer direkt gekoppelt und können auch Gleichspannungen übertragen. Generell wird der einzelne Transistor in der Analogtechnik aber ein möglichst linearer Verstärker sein sollen. Wir werden uns in dieser Vorlesung nur ganz am Rande mit analoger Schaltungstechnik beschäftigen. Das kann (und tun) der Lehrstuhl Mikroelektronik (Prof. Falter). Diese Linearität ist in der Digitaltechnik weder erwünscht noch günstig. Dort kommt es vielmehr darauf an, daß stets definierte High- bzw. Low-Pegel vorhanden sind und die Übergänge dazwischen möglichst schnell stattfinden. Eine digitale Verstärkerstufe soll außerdem in der Lage sein, Signale zu regenerieren, also aus einem langsamen high / low oder low / high - Zustandsübergang einen schnelleren mit steileren Flanken zu erzeugen. Dazu benötigt auch die digitale Schaltstufe eine hohe Verstärkung. Hat z. B. das Gatter G3 eine Spannungsverstärkung von 10, so wird es bereits Ausgangssignale von 0,5 V des Gatters G1 auf einen Ausgangswert von 5V verstärken und dementsprechend eine steile Übergangsflanke erzeugen. Bei einer Verstärkung von 10, einer Versorgungsspannung von 5 V und einer Eingangsspannung über 0,5 V wird aber bereits eine Zustand der Sättigung erreicht, das Gatter wird in seinem Ausgangspegel begrenzt, seine aktiven Transistoren geraten in den Zustand der "Sättigung". G1 G3 G5 G2 G3 u (t) Ausgangssignal regeneriertes Signal t Abb. 8.3: Mehrstufige Digitalschaltung und Signalregenerierung Im (nicht realistischen) Idealfall hat ein digitales Signal senkrechte Flanken. Läßt man den Aspekt der Regenerierung außer Betracht, dann kann ein Transistor in einer Digitalschaltung als Schalter idealisiert werden, der nur die Zustände "on " (leitend) und "off" (nicht leitend) kennt. Diese Abstraktion ist in der Digitaltechnik durchaus gebräuchlich. Allerdings sind Transistoren nur als spezielle Schalter verwendbar: Ein pnp - oder ein p-kanal-mos- Transistor eignet sich dazu, einen internen Schaltungsknoten mit der Betriensspannung zu verbinden, während ein n-kanal MOS-Transistor oder eine npn-transistor einen Schaltungsknoten mit dem Masse-Anschluß verbindet. 2

3 Ansteuerung Ausgang Ansteuerung Ausgang Abb. 8.4a: Transistoren in einer Digitalschaltung als aktive Schalter Idealerweise arbeitet eine digitale Schaltungstechnik mit solchen aktiven Schaltern, wie es die heute absolut dominierende CMOS-Technik tut. Ältere MOS-Techniken und alle bipolaren Logiken arbeiten mit nur einer Art aktiver Schalter. Dann werden zusätzlich auch Transistoren verwendet, die durch entsprechende Beschaltung als Widerstände wirken. R Ansteuerung Ausgang 3 Abb. 8.4 b: Digitalschaltung mit passivem Pull-up-Element und einseitigem aktivem Schalter Technologien mit passivem "Pull-up-Element" gegen haben den Nachteil, daß im "low" - Zustand (und bei manchen Technologien sogar im high-und im low-zustand) selbst bei Ruhe der Schaltung ein Querstrom fließt. Wegen des Leistungsverbrauchs und damit verbundener Probleme der höheren Wärmebelastung im Schaltkreis eignen sich nur Technologien mit zwei aktiven Schaltern für die Großintegration. Man kann aber auch Transistoren als nicht-ideale Schalter in einem Modus einsetzen, in dem sie Signale entweder sperren oder weiterleiten. Man spricht dann von "Pass-Transistoren" oder, wenn ein p.kanal und ein n-kanal-transistor parallelgeschaltet werden, von "transmission gates". Solche Schalter sind zwar platzsparend implemen-tierbar, sie leisten aber keine Regenerierung der Signale, sondern bewirken eine Abschwächung. Der Grund liegt darin, daß die auf Durchlaß geschalteten Transistoren natürlich immer noch einen endlichen Restwiderstand aufweisen. Zusammen mit der kapazitiven Belastung ergibt sich daraus ein Tiefpaß. Nach einigen solcher Stufen (meistens mx. 2 bis 3) muß ein Signal deshalb stets wieder durch eine "aktive" Gatterschaltung regeneriert werden

4 Pass-Transistor Transmission Gate Steuersignal Quelle / Eingang Ausgang Quelle / Eingang Ausgang Steuersignal Steuersignal Abb. 8.5: Pass-Transistor und Transmission Gate Insbesondere die Pass-Transistor-Schaltung ist recht hochohmig bzw. schaltet nur recht langsam vom sperrenden in den leitenden Zustand um. Wesentlich besser in dieser Beziehung ist das Transmission Gate, bei dem jeweils ein p-kanal- und ein n-kanal-transistor parallelgeschaltet werden. Diese beiden Transistoren benötigen dann komplementäre Signale zur Ansteuerung. 8.2 Monolithisch integrierte Schaltungen Digitale Schaltungen, die aus einzelnen diskreten Transistoren aufgebaut waren, wurden vorwiegend in den 60er Jahren in Rechnern verwendet. Seitdem haben monolithisch integrierte Schaltungen Einzug gehalten, bei denen mehrere Transistoren (in den ersten Technologien) bis zu Millionen von Transistoren (seit den 80er Jahren) gemeinsam gefertigt werden. Wir haben im letzten Kapitel bereits einzelne so gefertigte Transistoren betrachtet. n-channel N-well CMOS Technology p-channel n+ n+ p+ p+ metal gate-oxide field-oxide p - bulk poly-silicon n-well n-well p- bulk silicon n-diffusion p-diffusion Abb. 8.6: Monolithisch integrierter Schaltkreis (Schnitt durch einen Inverter in CMOS- Technologie) Auch die Schaltungstechnik, die für monolithisch integrierte Schaltkreise verwendet wird, ist speziell auf deren Fertigungsmöglichkeiten abgestimmt. Vorab ist wichtig, daß bei der Fertigung von ICs stets gewisse Toleranzen auftreten. Man wird also z. B. kaum einen Widerstand von genau 100 Ohm fertigen können, sondern muß stets Streuungen etwa zwischen 90 und 110 Ohm tolerieren. Der Entwurf muß also stets darauf ausgelegt sein, daß eine Schaltung auch bei solchen Toleranzen noch funktioniert. Schaltungen, deren Funktion nur bei Einhaltung absoluter Werte von Bauelementen gewährleistet ist, werden auf dem IC nicht oder allenfalls mit geringster Ausbeute bei der Fertigung funktionieren. Zulässig und weit verbreitet sind dagegen Techniken, bei denen die Funktion auf einem festen Verhältnis zwischen zwei Widerständen oder zwei Kapazitäten beruht. 4

5 Günstig und flächensparend realisieren lassen sich: p-n-dioden gegen das Grundsubstrat, wobei für die Polung eine Vorzugsrichtung existiert, die durch die Art des Grundsubstrats (p- oder n-) bestimmt ist. Transistoren, wobei in der bipolaren IC-Technologie vorwiegend npn-transistoren als aktive Schalter zum Einsatz kommen. pnp-transistoren sind möglich, sind aber vergleichsweise viel langsamer und werden aber eher als passive Widerstandselemente verwendet. In MOS- Technologien werden sowohl n-kanal als auch p-kanal-transistoren als aktive Schalter benutzt. Widerstände etwa im Bereich zwischen 1 kohm und 100 kohm durch Verwendung von Transistoren, wobei aber die Widerstandswerte nicht konstant sind. Widerstandswerte bis ca. 100 kohm sind durch widerstandsbehaftete Leitungen realisierbar. Kondensatoren gegen Masse (Grundsubstrat) von unter 0,1 pf. Transistor mit Substratanschluß an Masse (n-kanal) Transistor mit Substratanschluß an (p-kanal) Signalleitung R = oder Signalleitung Abb. 8.7a: Gut realisierbare integrierte Bauelemente (MOS) npn-transistor pnp-transistor (aktiver Schalter) (passiv, NF) Multi-Emitter-Transistor Abb. 8.7 b: Integrierte Bauelemente (bipolar) Nur schwer realisierbar sind: "Schwebende" Dioden zwischen Leitungen "Schwebende" Kondensatoren präzise Widerstandswerte Widerstände unter 100 Ohm (ungenau) und über ca. 100 kohm nur als: über 1 kohm Abb. 8.8: In IC-Technologie bedingt realisierbare Bauelemente 5

6 Kaum zu realisieren sind: Spulen (Induktivitäten) Transformatoren) große Kapazitäten über ca. 10 pf Relais und elektromechanische Komponenten Induktivität große Kapazitäten Elektromechanische Bauelemente Übertrager / Transformator Große Widerstände, Präzisionswiderstände Abb. 8.9: In IC-Technologie nicht realisierbare Komponenten (Induktivitäten sind bedingt möglich) Zudem existiert für alle integrierten Bauelemente ein gemeinsamer Masse ()-Anschluß. Damit sind Entkopplungen problematisch. In den meisten Technologien sind auch entweder nur bipolare Transistoren oder nur MOS- Transistoren verfügbar. Mischtechnologien existieren aber. Diese Einschränkungen erscheinen für den Elektroniker, der Schaltungen auf dem "Brett" mit Komponenten aus der Schublade zu bauen gewohnt ist, schwerwiegend. Dem gegenüber stehen handfeste Vorteile: geringe Kosten pro aktivem Bauelement (ein diskret aufgebauter Transistor kostet ca. 0,1 DM, eine Transistorfunktion in einem hochintegrierten IC ist für 10**-4 DM entsprechend 0,01 Pfg und weniger zu bekommen) ICs haben im Vergleich zu diskreten Schaltungen eine mehrfach höhere Zuverlässigkeit und Lebensdauer Gewicht, Platzbedarf und Leistungsverbrauch pro Transistorfunktion sind um Größenordnungen niedriger. Die Fertigung von ICs ist ein aufwendiger Prozeß, der bei modernen Technologien aus hunderten von Einzelschritten besteht, die wiederum detailliert aufeinander abgestimmt sein müssen. Damit sind ICs grundsätzlich kostengünstig nur bei Stückzahlen von Tausenden bis Millionen herstellbar. Einmal gefertigte ICs kann man, falls ein Entwurfsfehler vorliegt, kaum jemals reparieren. Sie verlangen also eine ganz neue Entwurfstechnologie (siehe Spezialvorlesung ab 6. Semester). Da das Innere von ICs von außen kaum zugänglich ist, kann man auch nur sehr beschränkt in der Schaltung messen und prüfen. Deshalb verlangen ICs eine eigene, sehr spezielle Test-Technologie (Spezialvorlesung in Vorbereitung). 6

7 8.3 Die Silizium-Planartechnik Seit den 60er Jahren hat sich ein grundlegendes Fertigungsverfahren für integrierte Halbleiterschaltungen entwickelt, auf dem die gesamt Mikroelektronik beruht. Man nennt dies die "Planartechik". Sie ist gekennzeichnet dadurch, daß Halbleiter-Bauelemente massenweise gleichzeitig mit Hilfe fotomechanischer Abbildungsverfahren gefertigt werde. Das Ausgangsmaterial ist stets eine Scheibe einkristallinen, hochreinen, an den Oberflächen polierten Siliziums. Bei einer Dicke von ca. 0,7 mm hat ein solcher "Wafer" einen Durchmesser von bis zu ca. 30 cm. Das Grundmaterial ist, je nach Typ der zu fertigenden Schaltung, entweder schwach p- oder n-dotiert. Die verschiedenen Fertigungsschritte benutzen zumeist eine in etwa ähnliche Prozeßfolge. 1. Wafer (nicht maßstäblich) 5. Selektives Entfernen der der belichteten Lackstellen 2. Oxidation 6. Entfernen der Oxidschicht an den belichteten Stellen 3. Beschichtung mit Fotolack 7. Strippen der Lackreste 4. Selektive Belichtung 8. Selektive Dotierung der geöffneten Bereiche Abb. 8.10: Grundlegende Prozeßschritte der Silizium-Planartechnik Am Anfang der Prozeßfolge steht stets die Oxidierung der Silizium-Oberflächen. Das Oxid dient als Maskierungsschicht für eine Anzahl von Prozeßschritten, weil z. B. bei Behandlung der Oberfläche des Halbleiters mit einem Dotierstoff (z. B. PH3-Gas, Phosphin) der Dotierstoff in eine Silizium- Oberfläche wesentlich schneller eindiffundiert als in eine SiO2-Oberfläche. Effektiv geschieht die Diffusion ins SiO 2 so langsam, daß eine solche Schicht das darunter liegende Silizium effektiv abschirmt. Bei einem Dotierungsprozeß, der in der Regel bei etwa 1000 Grad Celsius im sogenannten Diffusionsofen stattfindet, wird als der Dotierstoff zur Bildung p- oder n-leitender Bereiche gezielt an vorher "geöffneten" Stellen in den Halbleiter eingebracht. Das selektive Öffnen selbst erfordert einen mehrstufigen Prozeß: Im ersten Schritt wird die Silizium-Oberfläche durch Oxidation mit Sauerstoff der Wasserdampf (bei 1000 Grad C. im Ofen) oxidiert. Man unterscheidet dabei die Trockenoxidation, bei der sich langsam ein sehr homogenes, hochwertiges Oxid bildet (z. B. auch für Transistor-Gates geeignet) Danach erfolgt eine Abdeckung mit einem lichtempfindlichen Kunststoff, meistens als "Fotoresist" bezeichnet. Die Übertragung von Strukturmustern für z. B. zu diffundierende Bereiche geschieht nun mittels einer selektiven Belichtung der Oberfläche z. B. durch eine Maske hindurch. Eine Quarzlampe sendet UV-Strahlung aus, die von einer als Maske wirkenden teilweise geschwärzten Glasplatte nur an den zu belichtenden Stellen durchgelassen wird. In den meisten Fällen ist der Resist an den belichteten Stellen anschließend in einem Lösungsmittel leichter löslich als die unbelichteten Teile (Positivlack). Es gibt aber auch Resist-Sorten, die nur an den belichteten Stellen unlöslich werden. (Negativlack). 7

8 Nachdem so zunächst die Oberfläche des Oxids selektiv geöffnet wurde, wird anschließend ein Ätzmittel verwendet, das nur das Oxid, nicht aber den stehengebliebenen Resist angreift. Meistens wird zum Ätzen Flußsäure (HF) verwendet. Damit wird nun seinerseits das Oxid an den belichteten Stellen geöffnet. Damit existiert nun das für eine selektive Diffusion benötigte Fenster. Vor der Diffusion werden aber die stehengebliebenen Lackreste entfernt (gestrippt). Nach dem Diffusionsvorgang wird sofort wieder oxidiert, damit die behandelte Stelle für weitere Prozeßschritte maskiert ist. Im Verlauf der Herstellung eines ICs ist es einerseits notwendig, p- und n-dotierungen an verschiedenen Stellen aufzubringen. Aber auch die Umdotierung eines schwach p-dotierten Bereichs in ein n-dotiertes Gebiet (und umgekehrt) kann notwendig werden. Besonders kompliziert sind die Verhältnisse beim integrierten bipolaren Transistor (Abb. 8.12). E B C n++ P + n+ n - (epitaktisch) Isolator n++ Grundsubstrat Abb. 8.12: Integrierter bipolarer Transistor Dort muß auf ein schwach leitendes Grundsubstrat zunächst die gut leitende "vergrabene Schicht" aufgebracht werden. Dieser folgt für den Kollektor eine niedriger leitende epitaktische Schicht. Da man in eine gut leitende Schicht keine schwach leitende derselben Polarität eindotieren kann, muß auf der Oberfläche eine schwach leitende monokristalline Schicht "aufgewachsen" werden. Diesen Prozeß nennt man Epitaxie. In die Epitaxie-Schicht werden dann die mittelhoch dotierte Basis und die hoch dotierten Emitter- und Kollektor-Anschlüsse eindiffundiert. Schießlich ist noch Trennschicht zwischen verschiedenen Transistoren vorzusehen, die entweder aus einer tiefen p-diffusion oder einer echten Isolierschicht bestehen kann. 8.4 Integrierte bipolare Schaltungen Die ersten digitalen ICs wurden in den 60er Jahren in verschiedenen bipolaren Technologien entwickelt und gefertigt. Von einer gewissen praktischen Bedeutung ist sind heute davon nur noch die Transistor-Transistor- Logik (TTL) und die Emitter-Coupled-Logic (ECL). Diese Technologien haben die Eigenschaft, daß sich bestimmte Gatter-Funktionen bevorzugt fertigen lassen (meistens NAND oder NOR). Andere logische Funktionen werden dann indirekt z. B über NANDs oder NORs realisiert Transistor-Transistor (TTL) Logik Das wesentliche und typische Bauelement der TTL-Logik ist der Multi-Emitter-Transistor. E1 E2 B C n++ n++ P + n+ n - (epitaktisch) Isolator n++ Grundsubstrat Abb. 8.13: Multi-Emitter-Transistor 8

9 Wie Abb zeigt, ist es technologisch einfach, dem integrierten bipolaren Transistor weitere Emitter-Anschlüsse hinzuzufügen und damit eine "Multi-Emitter-Struktur" zu erzeugen. Ein solcher npn-multi-emitter-transistor ist dann auch charakteristisch für die bipolare Transistor-Transistor- Logik (TTL), die wichtigste Logikfamilie für diskrete Logik-Bausteine der 60er und 70er Jahre. Abb zeigt vereinfacht ein Grundgatter in TTL-Logik. Charakteristisch ist der Multi-Emitter- Transistor am Eingang. Rb Ausgang T1 Eingänge T2 Abb. 8.14: NAND -Grundgatter der TTL-Logik mit Open Collector-Ausgang Ist mindestens einer der Eingänge auf "low", so ist der Transistor T1 niederohmig leitend (kann in Sättigung sein). Die folgende Stufe mit T2 erhält eine Eingangsspannung nahe dem -Potential, zieht damit keinen nennenswerten Basisstrom und sperrt. Werden dagegen beide Eingänge auf "high" gelegt, so gerät der Transistor T1 in den aktiv inversen Betrieb, es fließt ein Strom durch die Kollektor-Basis-Diode zum Eingang von T2. Damit erhält der Ausgangstransistor T2 einen Basisstrom und wird niederohmig leitend. Da in diesem Fall die Basis-Emitter-Spannung des Ausgangstransistors höher als die Kollektor-Emitter-Spannung werden kann, gerät dieser Transistor in den Zustand der Sättigung und wird sehr niederohmig. In der "Open Collector"-Konfiguration benötigt die Schaltung einen externen Widerstand am Ausgang gegen Vdd um zu funktionieren. Eine erweiterte, ohne externen Widerstand verwendbare TTL-Stufe zeigt Abb Rb Eingänge T1 T4 T2 Q T3 Ausgang Abb. 8.15: TTL NAND-Schaltung mit Gegentakt-Ausgang Die Schutzdioden am Schaltungseingang bewirken, daß die Spannungen am Schaltungseingang begrenzt bleiben (Schutzdioden). Die Gegentaktschaltung kann relative hohe Ströme und Stromspitzen am Ausgang liefert, ein externer Widerstand ist nicht notwendig. TTL-Gatter mit diesem Aufbau sind relativ langsam, weil die Transistoren in den Zustand der Sättigung geraten. Dabei wird jeweils, bedingt durch die große Diffusionskapazität der Dioden in Flußrichtung, eine relativ große Ladungsmenge in der Basis gespeichert. Da beim Umschalten des Transistors diese Diffusionskapazität umgeladen werden muß, schalten Schottky-Gates in sogenannter "gesättigter Logik" relativ langsam. Will man sie schneller machen, so muß man den Zustand der Sättigung vermeiden. Den Schaltungstrick zeigt Abb

10 Schottky-Transistor RL E1 E2 out C in B Verstärkerstufe Multi-Emitter-Transistor Abb. 8.16: Transistor mit Schottky-Diode zur Vermeidung der Sättigung Die Schottky-Diode hat jeweils eine geringere Flußspannung als die p-n-diode des Transistors und wirkt deshalb als effizienter Nebenschluß. Da eine solche Schottky-Diode auch günstig und ohne großen Flächenverlust in die integrierte TTL- Schaltung einbezogen werden kann, haben heute verwendete TTL- Schaltungen praktisch nur noch in sogenannter "Schottky-Logik" praktische Bedeutung, bei der alle Transistoren, die in den Zustand der Sättigung laufen könnten, eine zum B-C-Übergang parallele Schottky-Diode besitzen. Der logische Hub, das ist der Unterschied zwischen "high" und "low" - Pegel beträgt in TTL etwa 2 V. Auffällig ist, daß die TTL-Logik weitestgehend ohne pnp-transistoren auskommt. Man kann in integrierter bipolarer Technologie auch pnp - Transistoren implementieren, aber nicht mit ähnlicher Leistungsfähigkeit wie npn-transistoren. Sie werden aufgebaut entweder als "vertikale" oder als "laterale" pnp-transistoren. Isolator B E Isolator n++ p + n - C P - Grundsubstrat Abb : Vertikaler pnp-transistor (Schnitt) Isolator B C E C Isolator n+ p p + p n - n + P - Grundsubstrat Abb. 8.18: Lateraler pnp-transistor 10

11 Im vertikalen pnp-transistor bildet das Grundsubstrat den Kollektor, was für die Schaltungstechnik ungünstig ist. Im lateralen pnp-transistor hat man den Kollektor "frei" verfügbar, aber weder die Geometrie noch die Dotierungsdichten sind sehr günstig. Aus diesem Grunde existieren keine digitalen integrierten Technologien, die komplementäre npn- und pnp-transistoren verwenden Emitter Coupled Logic (ECL-Logik) Die schnellste bipolare Logik ist die ECL-Logik. Abb zeigt das Grundgatter. U1 Uq1 Uq2 Uref Is Vss (-5V) Abb. 8.19: Prinzip der ECL-Logik Charakteristisch ist der Aufbau des ECL-Gatters mittels einer Konstantstromquelle, die mit den Emittern der Schalttransistoren und einer negativen Versorgungsspannung verbunden ist. Es fließt also kontinuierlich ein Strom durch die Schaltung, der über die Eingangsspannungen U1 und Uref zwischen den beiden Zweigen der Schaltung hin und her geschaltet werden kann. Keiner der Transistoren erreicht dabei den Zustand der Sättigung. Auf diese Weise erhält man schnelle Schaltungen, die allerdings eine hohe Verlustleistung aufweisen. Die Ausgangsspannung wird an den Kollektor-Anschlüssen der Transistoren abgenommen. Während einer der beiden Transistoren durch ein Signal angesteuert wird, verbindet man den Eingang des zweiten parallelen Transistors mit einer auf dem Chip erzeugten Referenzspannung (Uref). Es stehen jeweils 2 zueinander invertierte Ausgangssignale (Uq1, Uq2) zur Verfügung. Sie sind allerdings in dieser vereinfachten Schaltung noch nicht zur Ansteuerung nachfolgender Gatter geeignet. Die ECL-Logik verwendet eine negative Versorgungsspannung (-5 V) und ist deshalb mit anderen Logiken (CMOS, TTL) nicht direkt kombinierbar. Der externe Spannungshub bei ECL-Bausteinen beträgt etwa 0,8 V, der innere Hub nur 0,4 V. Sollen ECL.-Bausteine auf einer Platine mit CMOS- oder TTL-ICs kombiniert werden, so sind spezielle Wandler-Bausteine notwendig. Auf Platinen, die sowohl ECL- als auch TTL- und / oder MOS-ICs besitzen, wird man jeweils neben dem Masse-Anschluß Versorgungsspannungen von + 5V und - 5 V bereitstellen müssen. ECL-Bausteine können auf Platinen direkt Verbindungsleitungen mit einem Wellenwiderstand von 50 Ohm treiben (ganz im Gegensatz zu CMOS!) Ein realistisches ECL-Grundgatter zeigt Abb

12 Ui1 Ui2 Uref Q' Q Ref1 (extern) Ref2 (extern) Is Vss (-5V) Emitterfolger Abb : ECL-Gatter Das Gatter erzeugt eine OR / NOR - Verknüpfung zwischen den Eingangssignalen Ui1 und Ui2. Wenn einer der leiden linken Transistoren leitend ist, so fließt der Konstantstrom durch diesen Zweig. Zusätzlich besitzt die Schaltung zwei weitere Transistoren, die als Emitterfolger geschaltet (kein Widerstand im Kollektorkreis) als reine Stromverstärker arbeiten. Die externen Lastwiderstände Ref1 und Ref2 können z. B. durch die Eingänge nachfolgender Gatter gebildet werden. ECL-Schaltkreise haben über mehr als ein Jahrzehnt (ca bis 1990) als Basistechnlogie für den Aufbau von Großrechnern (auch "Mainframes" genannt) gedient. ECL ist die "Mainframe- Technolgie" schlechthin. Dazu wurden mittelhoch integrierte ECL-Bausteine mit bis zu ca Gattern entwickelt (z. B. bei IBM, Siemens, Fujitsu). Das Problem war stets die Abführung der hohen Verlustleistung. In Mainframes hat man mit speziellen wasserdurchflossenen Träger- Modulen für ECL-Schaltkreise bis zu ca. 80 W Verlustleistung pro cm 2 abführen können. In erster Linie dieses Problem, darüber hinaus aber auch der im Vergleich zu MOS-Technologien hohe Platzbedarf haben schließlich dazu geführt, daß ECL-Schaltkreise den Integrationsgrad von MOS-ICs auch nicht annähernd erreichen konnten. Allerdings sind Schaltzeiten unter 0,1 ps für ECL-Gatter durchaus beeindruckend. 8.5 MOS-Technologien Einleitung Wir haben im Kapitel 7 kennengelernt, daß MOS-Transistoren sich als n- und als p-kanal-typen entweder selbstleitend oder selbstsperrend realisieren lassen. Die ersten MOS-Technologien für ICs waren p-kanal-technologien, weil zu der Zeit (ca. bis Mitte der 70er Jahre) ein p-kanal-transistor in selbstsperrender Technik herstellbar war, während die n- Kanal-Techniken zunächst zu selbstleitenden Transistoren führten. Die Ursachen waren Oberflächen- Effekte. Als man ab ca. Mitte der 70er Jahre in n-kanal-technologie sowohl selbstleitende als auch selbstsperrende Transistoren fertigen konnte, wurde bis ca. Mitte der 80er Jahre die nmos-technologie das Arbeitspferd der VLSI (very large scale integration) Technik. 12

13 In den 70er Jahren entstand zunächst nur als Exot für Low-Power-Anwendungen (das waren die auf minimalen Stromverbrauch getrimmten Schaltungen in elektronischen Armbanduhren) die Complementary MOS (CMOS-) Technologie, die in Kombination selbst-sperrende n-kanal und p- Kanal-Transistoren verwendet. Als sich ab ca. der Mitte der 80er Jahre das Problem der Wärmeableitung auch bei nmos eine für den Fortschritt der Integrationstechnik wesentliche Rolle zu spielen bekann, führte das zu einem schnellen allgemeinen Durchbruch der CMOS-Technologie. Seit ca.1990 werden alle hochintegrierten Prozessoren und Speicher in CMOS-Technologie gebaut. Das Problem der Wärmeabfuhr ist damit aber nicht endgültig gelöst: Bei hohen Taktraten ab ca. 100 MHz sind die statischen Verluste weniger bedeutend als die beim Umladen der Kapazitäten entstehenden dynamischen Verluste. Hier hilft bis zu einem gewissen Grade die Verringerung der logischen Hübe (wie bei ECL), um die dynamische Verlustleistung in Grenzen zu halten. Leider aber bewirken kleinere Hübe auch geringere Störabstände. Inzwischen (1997) sind die Taktraten von Prozessoren so hoch geworden, daß die dynamische Verlustleistung die wesentliche Rolle spielt nmos -Technologie Wir wollen an dieser Stelle zunächst das Schaltverhalten einfacher digitaler Schaltungen betrachten. Die einfachste digitale Schaltung ist dabei ein Inverter, der wiederum im einfachsten Fall aus einem aktiven Transistor und einem passiven Lastwiderstand aufgebaut ist (Abb. 8.22). I KS I DS U GS als Parameter R D Lastkennlinie R D out U GS U LL U DS Abb. 8.22: Inverter mit Lastwiderstand und Ausgangs-Kennlinienfeld Das Betriebsverhalten dieser Schaltung läßt sich leicht erklären: Zunächst seien die Extremfälle betrachtet. Ist der Transistor ideal gesperrt (I DS = 0), so fällt am Widerstand R D keine Spannung ab. Die Spannung am Ausgang des Inverters ist dann die "Leerlaufspannung" ULL, und diese entspricht der Versorgungsspannung (gilt nur dann, wenn keine zusätzlichen Belastungen am Ausgang out bestehen). Ist dagegen der Transistor ideal leitend (UDS = 0), so wird die Ausgangsspannung zu null, durch den Widerstand R D fließt ein Strom der Größe I KS = / R D. Real wird der Transistor immer noch einen endlichen Widerstand aufweisen, so daß die minimale Ausgangsspannung nicht null sein kann. Für die Praxis der MOS-Technologie ist diese Schaltung nicht von wesentlicher Bedeutung, da die Realisierung eines Widerstandes von einigen kohm auf einem IC nur schwer möglich ist. Die frühesten Realisierungen integrierter MOS-Schaltungen verwendeten als aktives Element einen p-kanal-transistor, man sprach deshalb von der pmos-technologie. Sie wurde aber bereits in den frühen 80er Jahren weitgehend durch die nmos-technologie angelöst. 13

14 Die nmos-technologie verwendet als Grundelemente einen selbstsperrenden Transistor als aktiven Schalter und einen weitere Transistor als Lastelement n-depl. A B C Abb. 8.23: Grundtypen von nmos-invertern Wie in Kapitel 7 vorgestellt, kann man einen im Anlaufbereich betriebenen selbstsperrenden oder selbstleitenden MOS-Transistor als Widerstand verwenden. Die unterschiedlichen Möglichkeiten zeigt Abb Die ersten gefertigten nmos-schaltungen enthielten nur selbstsperrende n-kanal-fets. Das Lastelement besteht aus einem FET, dessen Gate z. B. mit der Betriebsspannung (8.23 A) verbunden ist. Dieser Transistor wird dann, wenn die Spannung am Ausgang von "low" auf "high" umschaltet, leitend, um die Ausgangslast umzuladen. Wenn die Spannung am Ausgang dabei auf Werte steigt, die höher liegen als Vdd - Uth, so wird dieser Transistor faktisch vom Durchlaß- in den Sperrbereich umgeschaltet. Das Resultat ist eine sehr langsame Aufladung der Lastkapazität bis zum Wert Vdd der Ausgangsspannung. Der Umschaltvorgang ist wieder durch die Ausgangs-Kennlinien des aktiven Schalttransistors und passiven Lasttransistors betimmt. Im Unterschied zum linearen Lastwiderstand ergeben sich aber jetzt andere Übertragungskennlinien (Abb. 8.24). I DS I KS U GS als Parameter n enh. Lastkennlinie R D selbstsperrender Lasttransistor U GS out Lasttransistor: U GS = U DS U LL U DS Abb. 8.24: Kennlinien des MOS-Inverters mit selbstsperrendem Last-Transistor Ein schnelleres Umladen erhält man, wenn für das Gate des Lasttransistors eine zweite, höhere Versorgungsspannung zur Verfügung steht. (4. 21 B) Tatsächlich wurden in den 70er Jahren CMOS-ICs mit zwei verschiedenen Versorgungsspannungen gefertigt. Diese Lösung wird allerdings wegen des Bedarfs an zusätzlichen Leitungen und Netzgeräten die Systemkosten erheblich steigern. 14

15 Die einzig befriedigende Lösung ist die Verwendung eines selbstleitenden FETs als Lastelement (8.23C). Erst damit war für die nmos-technologie eine befriedigende Lösung gefunden. Voraussetzung ist hier, daß der Halbleiter-Hersteller die Schwellenspannungen der Transistoren nahezu frei einstellen kann. I DS I KS Lastkennlinie R D U GS als Parameter n-depl. selbstleitender Last-Transistor U GS out Lasttransistor: U GS = 0 U LL U DS Abb. 8.25: Kennlinie des MOS-Inverters mit selbstleitendem Last-Transistor Möglich geworden ist dies mit Hilfe der Technik. der Ionen-Implantation. Man kann damit ortsfeste positive oder negative Ladungen unterhalb der Sperrschicht "einbauen". nmos Technology metal gate-oxide field-oxide n-channel enhancement n-channel depletion p - bulk poly-silicon p- bulk silicon n-diffusion p-diffusion Abb. 8.26: Schnitt durch einen Inverter in nmos Technologie Charkteristisch ist der Anschluß des Gates des selbstleitenden Transistors an dessen Source- Elektrode. Es gilt also immer UGS = 0. Wenn die Schwellenspannung Uth z. B. bei ca. -1,5 V liegt, ist dieser Lasttransistor auch bei UDS < 1.5 V noch ausreichend leitfähig. Die Übertragungskennlinien der drei betrachtete Inverter-Grundtypen zeigt Abb

16 Lastwiderstand Selbstsperrender Lasttransistor Selbstleitender Lasttransistor U DS U DS U DS U GS U GS U GS Abb. 8.27: Kennlinien zur Übertragung zwischen Eingangs- und Ausgangsspannung bei nmos-invertern In allen Fällen wird bei steigender Eingangsspannung die Ausgangsspannung zunächst nur wenig, dann zunehmend beeinflußt (quadratische Eingangskennlinie). Zu hohen Eingangsspannungen hin treten dann Sättigungseffekte auf, welche die Verstärkung wieder abfallen lassen. Aus Übertragungsdiagrammen dieser Art kann man graphisch ableiten, welche Störabstände die Schaltung besitzt, d. h. welche Größen von Störsignalen logische Zustandsänderungen bewirken können nmos-gatter Die Konstruktion logischer Gatter ergibt sich in nmos-technik durch entsprechende weitere parallei- oder in Serie geschaltete aktive n-kanal-transistoren vom selbstsperrenden Typ. Die Grundgatter NAND und NOR sind in Abb dargestellt. n-depl. out n-depl. out NAND A B out A B A B A B out NOR Abb. 8.28: nmos Grundgatter Eine NAND-Verknüpfung ergibt sich durch serielle Schaltung der aktiven Transistoren, deren Parallelschaltung erzeugt eine NOR-Verknüpfung. Für nicht-invertierende Logik wie AND und OR ist jeweils ein Inverter anzufügen (Abb. 8.28). 16

17 n-depl. n-depl. n-depl. n-depl. A B out A B Abb. 8.29: nmos-implementierung der AND und OR - Funktion. Natürlich ist es auch möglich, logische Grundgatter mit mehr als einem Eingang zu realisieren. Im Falle des NOR ist dies relativ unproblematisch: Man muß weitere Transistoren parallelschalten, was nur die Kapazität des Ausgangsknotens erhöht. Will man z. B. ein NAND mit 8 Transistoren realisieren, so müßten aber 8 Transistoren in Serie geschaltet werden. Hier ergibt sich dann das Problem, daß diese Transistoren mit zunehmender Anzahl in Serie umso langsamer schalten, je weiter sie vom -Anschluß entfernt sind. Dieser Effekt ist eine Folge der Tatsache, daß alle Transistoren mit ihrem "Bulk"- oder Substratanschluß mit Masse verbunden sind. Praktische wird man deshalb kaum über ca. 4 Transistoren in Serie hinausgehen. 8-fach NANDs wird man deshalb in 2- oder mehrstufiger Logik realisieren. Die nmos-technologie erlaubt aber die Implementierung sogar mehrstufiger Logik innerhalb eines sogenannten Komplexgatters (Abb ). out A B C D E out A B C n-depl. D E nenh. out out = A B C + D E NAND - NOR usw Abb. 8.30: nmos Komplexgatter (NAND-NOR) Damit läßt sich Logik relativ kompakt realisieren. Durch den Substrateffekt sind auch hier praktische Grenzen gesetzt. In einer "Serie" von Transistoren wie denen mit den Eingängen A, B, C in Abb sind diese Transistoren, auch bei gleicher Größe und Breite, elektrisch nicht völlig gleichwertig. Sie liegen mit dem Source-Anschluß nur für C an der Masse, in den anderen Fällen fast immer auf einem höheren Potential. Dagegen ist der Substrat-Anschluß (bulk) in allen Fällen mit der Masse verbunden. Dies führt dazu, daß die Schaltgeschwindigkeit der Transistoren mit zunehmendem "Abstand" von abnimmt. 17

18 Im Zusammenhang mit CMOS-Schaltungen werden wir an späterer Stelle auch deren Schaltverhalten und auch die Störabstände diskutieren Speicherschaltungen Es ist aber möglich, mittels der nmos- Technologie eine bei bipolaren Technologien nicht mögliche Schaltungstechnik aufzubauen. Abb zeigt die wesentlichen Elemente. in out C S in S out X (Speicher) 0 0 X (Speicher) Abb. 8.31: Pass-Transistor und dynamische Speicherzelle Mittels eines "schwebend" geschalteten Transistors, der über den Eingang S gesteuert wird, kann der Zustand am Eingang (in) wahlweise an den Ausgang (out) weitergegeben werden. Ist dieser Schalter geöffnet, so wird die im Kondensator C vom vorherigen Zustand gespeicherte Ladung dort erhalten bleiben. Bei geladenem Kondensator fließt dessen Ladung nur langsam über Leckströme und den endlichen Widerstand des Transistors ab, die Zeitkonstanten der Entladung liegen im Millisekunden- Bereich. Ist C vom vorherigen Zustand entladen, so bleibt dieser Zustand auf unbestimmte Zeit erhalten. Man kann also in dieser Technologie Speicherschaltungen aufbauen. Dies ist die Grundstruktur dynamischer RAM- (random access memory) Speicher, die seit den 70er Jahren die bis dahin verwendeten Magnetkern-Speicher in Rechnern restlos verdrängt haben und weltweit in Stückzahlen von Milliarden und mit Komplexitäten bis zu 64 Mbit (kommerziell) und 256 Mbit (Labor) pro IC- Baustein gefertigt werden. Es existieren darüber hinaus Publikationen über Prototypen von Speicherbausteinen mit mehr als 1 GByte Inhalt. Zeilen-Leseleitung Spaltenleseleitung Spaltenschreibleitung T3 T2 T1 C Zeilen-Schreibleitung Abb. 8.32: Drei-Transistor-Speicherzelle 18

19 Abb zeigt eine sogenannte Drei-Transistor-Speicherzelle. Der Kondensator C wird dann aufgeladen, wenn sowohl die Spalten- als auch die Zeilen- Schreibleitung auf "high" sind. Sein Ladungszustand setzt den angesteuerten Transistor T1 in den leitenden bzw. nicht leitenden Zustand. Mittels der Spalten- und Zeilen-Leseleitung kann dieser Zustand ausgelesen werden, ohne den Inhalt des Speichers zu zerstören. Mit weniger Transistoren kommt die Ein-Transistor-Zelle aus, wie sie in heutigen DRAMs fast ausschließlich benutzt wird. Datenleitung Daten aus T1 C1 Zeilenregister Leseverstärker Zeilenleitung (schreiben / lesen) T2 C2 Schreibverstärker Spaltenleitung Daten ein Abb. 8.33: Ein-Transistor-Speicherzelle Die eigentliche Speicherzelle besteht aus dem Speicherkondensator C1 und dem Transistor T1. Über die Zeilenleitung wird der Zugang zur Zelle zwecks Lesens oder Schreibens aktiviert. Beim Schreiben leiten T1 und T2, bei C2 kommt im Fall der positiven Ladung von C1 ein kleiner Spannungsimpuls an. C2 repräsentiert die Kapazitäten von Leitungen und Transistoren. Der schwache Puls (nur einige Millivolt bei C2) muß durch sehr empfindliche und präzise Leseverstärker bis auf einen logisch verarbeitbaren Pegel gebracht werden. Beim Schreiben wird vom Dateneingang aus über T2 und T1 der Inhalt der Zelle gesetzt. Da der Lesevorgang die Speicherzelle entlädt, muß diese nach den Lesen jeweils automatisch "zurückgeschrieben" werden. Wegen der prinzipiellen Flüchtigkeit benötigt die Ein-Transistor- Technologie der DRAMs eine Zusatzlogik, welche den Inhalt in konstanten Intervallen ausliest und wieder zurückschreibt. In modernen Halbleiter-Technologien werden spezielle Methoden benutzt, um auch bei kleinsten Transistoren (und neuerdings bei Versorgunsspannungen von nur 3 V und weniger) noch für eine sichere Speicherung über einen ausreichend langen Zeitraum ausreichend große Kapazitäten zu erzeugen. 19

20 "Trench"- Kondensator metal gate-oxide field-oxide p - bulk p- bulk silicon n-diffusion p-diffusion Abb. 8.34: Prinzip des "Trench"-Kondensators in dynamischen Speicherzellen Die MOS-Technologie erlaubt auch eine effiziente Ausführung der Adressierung von Speicherzellen. Speicherzellen werden in einer Matrix-ähnlichen Form angeordnet. Word - Line Bit - Line Zellen Abb. 8.35: Speicher-Matrix Die Anwahl einer bestimmten Speicherzelle geschieht durch eine horizontale und eine vertikale Auswahl-Leitung. Zusätzlich wird ein "read-enable" bzw. "write-enable"-signal benötigt. Die Verknüpfung kann im einfachsten Fall über seriell geschaltete Pass-Transistoren erfolgen. Heutige DRAMs besitzen oft bereits eine automatische Refresh-Einrichtung auf dem Baustein, so daß der Rechner mit dieser Aufgabe nicht mehr belastet werden muß. Man hat damit pseudo-statische RAM-Bausteine. Ganz ohne den für dynamische Speicherzellen notwendigen "Refresh" kommen sogenannte statische Speicher aus, allerdings um den Preis einer wesentlich höheren Zahl von Transistoren pro Zelle. 20

21 n-depl. n-depl. lesen senseamplifier schreiben in (adr. * RE) (adr. * WE) Abb. 8.36: Prinzip einer statischen Speicherzelle in nmos-technologie Die statische Speicherzelle kann aus hintereinandergeschalteten und rückgekoppelten Invertersstufen aufbebaut werden. Zur Auswahl eignen sich auch hier wieder Pass-Transistoren. Die rückgekoppelte Schaltung hat die Eigenschaft, daß sich ein einmal eingestellter Zustand (z. B. Augang auf "high", dazu ist der Ausgang des ersten Inverters auf "low", selbst über die Rückkopplung stabilisiert. So lange wie die Versorgungsspannung anliegt, wird diese auch als "bistabile Kippstufe" bezeichnete Schaltung ihren Zustand beibehalten. Um den logischen Zustand zu wechseln, muß ein starkes Eingangssignal, das den über die Rückkopplung stabilisierten Zustand am Eingang des ersten Inverters aufhebt, eingespeist werden. Eine Auswahl kann wie bei der dynamischen Speicherzelle über Pass-Transistoren erfolgen. Beim Lesevorgang steht hier ein relativ stabiles Ausgangssignal direkt zur Verfügung, ein Rückspeichern ist nicht notwendig. Statische Speicherzellen sind, was die Dauer der Lese- und Schreibvorgänge betrifft, wesentlich schneller als statische Speicher, benötigen aber auch mehr Platz pro Zelle. Deshalb ist die verfügbare Kapazität pro Baustein immer mindestens um den Faktor 4 geringer als bei dynamischen RAMs derselben Generation. Entsprechend höher ist auch der Preis pro Bit. Typischerweise werden SRAMs für Caches verwendet. Seit etwa 1985 werden aber statische und dynamische Speicherbausteine der neueren Generation nicht mehr in nmos, sondern wegen des geringeren Leistungsverbrauchs in CMOS-Technologie ausgeführt. Angemerkt sei hier der Vollständigkeit halber daß man auch andere speichernde Elemente wie z. B. einfache Flip-Flops in ähnlicher Form wie die statische RAM-Zelle implementieren kann Nicht-flüchtige Speicher Neben den prinzipiell flüchtigen DRAM- und SRAM-Speichern werden in Rechnersystemen auch nicht-flüchtige Speicher benötigt. Man unterscheidet ROMs (read-only-memories), deren Inhalt bei der Herstellung programmiert wird von PROMs (programmable read-only-memories), die vom Anwender programmiert werden können. PROMs werden wiederum in unterschiedlichen Arten realisiert. "Gewöhnliche" PROMs sind nur einmal programmierbar, können also nicht gelöscht und neu programmiert werden. EPROMs (erasable programmable read-only-memories) werden in speziellen Geräten durch Bestrahlung mit UV-Licht gelöscht und sind re-programmierbar. EEPROMs (electrically erasable programmable read-only memories) können allein durch elektrische Signale gelöscht und re-programmiert werden. 21

22 Typisch ist allerdings für EPROMs und EEPROMs, daß die für die Programmierung und Re- Programmierung benötigte Spannung wesentlich höher liegt als die normale Versorgungsspannung von 5 V, typischerweise bei ca. 30V. Dies und die relativ langsame Programmierprozedur verhindern den Einsatz von EEPROMs als "nicht flüchtige RAMs". Den architektonischen Aufbau von ROM-Speichern zeigt Abb Eingangsadresse A7 1 aus Verknüpfung Zeile Decoder Speichermatrix 32 * 32 1 A3 0 Spalte A2 A1 A0 CS aus 8 1 aus 8 1 aus 8 1 aus 8 D0 D1 D2 D3 Datenausgang Abb. 8.37: Matrix-Aufbau eines ROM-Speichers Die prinzipielle Organisation eines ROM-Speichers entspricht weitgehend der von RAMs. Über eine Adressdekodierung greift man auf die entsprechende Speicherzelle zu. Die Adressierung erfolgt entweder bitweise oder (zweidimensionale Adressierung) oder (meistens) wortweise mit gleichzeitiger Adressierung mehrerer Zellen. (Anmerkung: In den meisten Rechnern ist ein 8-Bit-Wort (Byte) die kleinste adressierbare Einheit. Nur in einigen Mikrocontrollern gibt es einzeln adressierbare Zellen. DRAM-Bausteine sind allerdings meistens mit 1 Bit Breite ausgeführt, so daß z. B. bei Verwendung von 16 M mal 1 Bit- Bausteinen gleichzeitig ein bestimmtes Bit in 8 DRAM-Bausteinen gleichzeitig adressiert wird.) Bei großer Wortbreite erhält man eine eindimensionale oder lineare Adressierung. Mit einer Adreßbreite von k Bit kann man über einen Adreßdekoder eine von 2**k möglichen Wortleitungen auswählen. Liegt eine Wortbreite von m Bit vor, so kann man bei m Bitleitungen und einer m-spaltigen Matrix von einer Speicherkapazität von C = 2**k mal m Bits ausgehen. Aus Platzgründen ist es effektiv, möglichst von quadratischen Formen von Speicher-Sektoren auszugehen (Abb. 8 37). Als Beispiel sei ein 256 mal 4 Bit ROM-Speicher gewählt (k = 8, m = 4). Er wird in Form einer 32 mal 32 Bit- Matrix organisiert, die in 4 Blöcke zu je 8 Spaltenleitungen aufgeteilt ist. Die Adressen sind wiederum gegliedert in die Spaltenadressen auf den Bits A0, A1 und A2 sowie die Zeilenadressen A3 bis A7. Für die Auswahl der Zeile wird ein 1-aus 32-Dekoder benötigt, das Ausgangsbit wird über 1 - aus 8-Multiplexer ausgewählt. Die vier Ausgangsleitungen sind über eine CS (Chip-Select) -Signal direkt auf einen bidirektionalen Bus schaltbar. Da man nur die Speicherzelle erreicht, deren Bit- und Wortleitung gleichzeitig oder "koininzident" adressiert sind, nennt man diese Art der Adressierung auch "Koinzidenz-Adressierung". 22

23 Für die ROMs ist die Funktion der einzelnen Speicherzelle sehr einfach (etwa im Vergleich zu dynamischen RAMs): "1" bedeutet eine Verbindung zwischen Wort- und Bitleitung "0" bedeutet keine Verbindung zwischen Wort- und Bitleitung Die einzelnen Typen von ROMs (PROMs etc.) unterscheiden sich vornehmlich in der Auslegung dieser Verbindung. BL BL WL "1" "0 " Abb. 8.38: Programmierung von Festwertspeichern Die Verbindung in einer bestimmten Zelle zwischen Bit-Line und Word-Line erfolgt bei maskenprogrammierten ROMs über Transistoren an den Kreuzungspunkten. Die Programmierung (als Bestandteil des Herstellungsprozesses) besteht entweder darin, die MOS- Transistoren an den Kreuzungspunkten wahlweise mit einem dicken Oxid unter dem Gate (sperrend) oder einem dünnen Gate-Oxid (leitend) zu versehen. Eine andere Alternative ist der wahlweise auszuführende Anschluß des Transistors an die Word-Leitung (über metallischen Kontakt). Bei programmierbaren Bausteinen (PROMs) kann man zwei Prinzipien anwenden: Bei sogenannten "Fusible Links" (schmelzbaren Verbindungen) sind an allen Knoten zunächst Verbindungen über Dioden mit in Serie geschalteten Widerständen vorhanden. Durch selektive Beaufschlagung bestimmter Verbindungsstellen mit Überströmen kann man die Widerstände "durchbrennen", also die Verbindung wahlweise aufheben. Das Gegenteil sind sogenannte "Antifuses". Dort wird an den Verbindungsstellen z. B. ein bipolarer Transistor eingefügt, dessen E-B-Übergang bei der Programmierung überlastet und kurzgeschlossen wird. In beiden Fällen benötigt man ein spezielles Programmiergerät. Auch ist eine einmal erfolgte "Behandlung" an einem Kreuzungspunkt nicht mehr rückgängig zu machen. Elektrisch programmierbare Bausteine vom EPROM (erasable programmable ROMs) benutzen deshalb ein anderes Prinzip (Abb. 8.39). Isoliertes Gate p-substrat Abb. 8.39: Tunnel-Effekt beim MOS-Transistor 23

24 Bei ausreichend hohen Spannungen zwischen Kanal und Gate können sogenannte "heiße" Elektronen, welche aus dem elektrischen Feld ausreichend viel Energie aufgenommen haben, die dünne Oxidschicht durchtunneln und sich auf der Gate-Elektrode sammeln, wobei die Oxidschicht nicht zerstört wird. Die gespeicherte Ladung wird über Zeiträume von einigen Jahren (Chip in der Dunkelheit) aber mindestens für einige Wochen (Chip im Sonnenlicht) gespeichert bleiben. Um überhaupt programmieren zu können, benötigt man einen sogenannten FAMOS-Transistor (floating gate MOS), der zwei Gates übereinander besitzt (Abb. 8.40). Steuer-Gate Isoliertes Gate p-substrat Abb : FAMOS- Transistor mit doppeltem Gate Für die Programmierung wird das obere, nach außen anschließbare Gate auf eine hohe Spannung gegenüber dem Kanal vorgespannt. Von den durch den Tunnel-Effekt fließenden Elektronen gelangt ein Teil zum unteren, isolierten Gate und bleibt dort gespeichert. Als Folge dieser Ladung verschiebt sich die Schwellenspannung des Transistors zu höheren Werten. Damit lassen sich entsprechend bei der normalen Betriebsspannung leitende bzw. nicht-leitende Kreuzungspunkte einstellen. EPROMs sind durch Bestrahlung mit UV-Licht hoher Intensität für einige Minuten (ca. 10 bis 20) wieder löschbar. Charakteristisch ist das Quarzglasfenster in den Gehäusen von EPROMs. Bei elektrisch programmierbaren und löschbaren PROMs (EEPROMs) wird ebenfalls ein MOS- Transistor mit doppeltem Gate verwendet, den man hier auch als FLOTOX-MOSFET bezeichnet. Er besitzt ein einer Stelle ein extrem dünnes Gate-Oxid, durch das Elektronen bei Programmierung und Löschung in beiden Richtungen tunneln können (Abb. 8.41). Isoliertes Gate Steuer-Gate Tunnel-Oxid Auswahl-Gate p-substrat Abb. 8.41: EEPROM-Zelle mit FLOTOX-Transistor und Auswahltransistor 24

25 EEPROMs lassen sich in der Schaltung elektrisch programmieren und auch wieder löschen (mittels einer zweiten, höheren Versorgungsspannung). Hier wird beim Löschen der Tunnel-Effekt auch in umgekehrter Richtung ausgenutzt. Da das Oxid durch die Programmierungsvorgänge doch in seiner Qualität beeinträchtigt wird, sind nur ca. 10**4 bis 10**6 komplette Umprogrammierungen möglich. Charakteristisch ist auch für alle EPROMs, daß ein Lesevorgang ca. 10 ns dauert, ein Schreibvorgang aber etwa 10 ms. Sie lassen sich damit nicht anstelle von RAMs verwenden. Eine besondere Variante bilden die sogenannten Flash-EEPROMs: Hier sind die Speicherzellen nicht einzeln löschbar, sondern man löscht jeweils einen ganzen Memory-Sektor oder einen ganzen Speicherchip. Damit verhält sich ein EEPROM bezüglich der Löscheigenschaften wie ein EPROM, allerdings ist eine Löschung in ca. 10 ms möglich. Gegenüber einem normalen EEPROM ist eine wesentlich größere Speicherdichte verfügbar Reguläre logische Makros Die nmos-technik mit ihren einfachen Strukturen erlaubt auch die Realisierung von Logik nicht im sogenannten "krausen" Aufbau aus Einzelgatter, sondern als reguläre logische Makros. Am wichtigsten für die Anwendung sind "programmable logic arrays (PLAs) geworden, also programmierbare logische Felder. Die prinzipielle Funktion eines PLAs zeigt Abb AND - Plane OR - Plane Y2 = A + B = A * B Y1 = A + B = A * B A B Z = Y1 * Y2 = Y1 + Y2 Abb. 8.42: Prinzip des Programmierbaren logischen Feldes (Array) Die Eingänge der Schaltung (A, B) werden zunächst aufgespalten und sind dann in invertierter und nicht-invertierter Form vorhanden. Diese Signale werden auf (hier senkrechte) Poly-Silizium- Leitungen geführt, welche senkrecht dazu angeordnete Diffusionsflächen kreuzen und damit Transistoren bilden. Diese Transistoren sind stets einseitig mit Masse verbunden, der andere Anschluß kann wahlweise (programmierbar) mit einer Metall-Leitung verknüpft sein, welche ihrerseits über einen Depletion-Transistor mit der Betriebsspannung () verbunden ist. Diese (hier senkrechte) Metall-Leitung kann also über einen Transistor auf Null-Potential geschaltet werden, wenn der entsprechende Transistor angeschlossen ist und das zugehörige Eingangsignal auf "high" liegt. 25