Übung Integrierte Schaltungen 6. Übung: Pseudo-NMOS, CMOS, Verzögerungszeit, Schaltschwelle,Verlustleistung

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Beate Becke
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1 Übung Integrierte Schaltungen 6. Übung: Pseudo-NMOS, CMOS, Verzögerungszeit, Schaltschwelle,Verlustleistung

2 Organisatorisches Termine: Klausurvorbereitungsstunde: Fr lehrangebot_ws/is_ue/

3 Aufgabe 1: CMOS-Inverter Das rechte Bild zeigt einen CMOS-Inverter mit seinen internen Kapazitäten, die beim Schalten (zusätzlich zur Last) umgeladen werden müssen. Die verwendeten PMOS- und NMOS-Transistoren sollen identische Eigenschaften aufweisen mit Ausnahme von: Der NMOS Transistor wurde mit minimalen Gateabmessungen dimensioniert (W n = W min, L n = L min ), beim PMOS-Transistor wurde die Gateweite um den Faktor β R größer gewählt, damit beide Transistoren gleiche Stromtreibfähigkeit besitzen. Nehmen Sie folgende Größen für die internen Kapazitäten der Transistoren an: Mittlere Gate Source Kapazität des Transistors Mittlere Gate Drain Kapazität des Transistors Mittlere Drain Substrat Sperrschichtkapazität des Transistors Zuleitungskapazität des Inverters Oxidkapazität des Transistors

4 Aufgabe 1: CMOS-Inverter Aufgabe: a) Um welchen Faktor β R muss der PMOS-Transistor breiter gewählt werden, damit beide Transistoren gleiche Stromergiebigkeit haben? b) Wie groß ist die interne Lastkapazität C L,intern des Inverters in Vielfachen von? c) In der Vorlesung wurde gezeigt, dass sich Verzögerungszeit eines solchen Inverters vereinfacht ausdrücken lässt als: Formen Sie die Gleichung für die Verzögerungszeit t d so um, dass C L /C Gate,n als Term vorhanden ist (verwende I DS =I DS,n ). Welches Verhältnis ergibt sich für C L /C Gate,n. für den Fall, dass keine externe Last am Ausgang angeschlossen ist? d) Nehmen Sie an, die Gateweiten beider Transistoren werden um den Faktor k größer gewählt. Berechnen Sie t d0,neu für diesen neuen Inverter.

5 Aufgabe 1: CMOS-Inverter Aufgabe: e) Wie groß ist die externe Lastkapazität C L,extern des Inverters in Vielfachen der Oxidkapazität des NMOS Transistors, wenn ein weiterer, gleich dimensionierter Inverter getrieben werden soll (Verdrahtungskapazität C V = 0)? f) Sie wollen mit einem Inverter mehrere andere gleichartige Inverter treiben. Wie hängt die Verzögerungszeit des treibenden Inverters vom Fan-Out F O ab? Hinweis: Berücksichtigen Sie auch die Kapazität von langen Leitungen C W!

6 Aufgabe 2: Pseudo-NMOS-, CMOS-Inverter U DD Die Bilder rechts zeigen einen Pseudo-NMOS-Inverter und einen CMOS- Inverter. Die verwendeten PMOS- und NMOS-Transistoren sollen identische Eigenschaften aufweisen mit folgenden Einschränkungen: ; Die Versorgungsspannung beträgt:. A) Logische Schaltschwelle: Die Inverter sollen so dimensioniert werden, dass sie eine symmetrische logische Schaltschwelle aufweisen, d.h., dass sich bei einer Eingangsspannung von eine Ausgangsspannung von einstellt. Aufgabe: a) In welchem Betriebsbereich (Trioden- oder Sättigungsbereich) befinden sich die Transistoren für? b) Da kein Ausgangsstrom in die Inverter hinein oder hinaus fließt, müssen der PMOS- und der NMOS-Transistor eines Inverters den gleichen Drain-Strom aufweisen. Bestimmen Sie aus dieser Bedingung das für eine symmetrische Schaltschwelle notwendige Verhältnis der Transistorweiten W n /W p. Anmerkung: Die Kanallängen der Transistoren seien für alle Transistoren gleich, nämlich minimal, und sollen auch nicht verändert werden. Vernachlässigen Sie die Kanallängenmodulation. U IN U OUT Pseudo-NMOS U IN U DD CMOS U OUT

7 Aufgabe 2: Pseudo-NMOS-, CMOS-Inverter Pseudo-Nmos: (1) NMOS OFF, PMOS Triode (2) NMOS Sättigung, PMOS Triode (3) NMOS Triode, PMOS Triode (4) NMOS Triode, PMOS Sättigung CMOS: (1) NMOS OFF, PMOS Triode (2) NMOS Sättigung, PMOS Triode (3) NMOS und PMOS in Sättigung (4) NMOS Triode, PMOS Sättigung (5) NMOS Triode, PMOS OFF

8 Aufgabe 2: Pseudo-NMOS-, CMOS-Inverter U DD Die Bilder zeigt einen Pseudo-NMOS-Inverter und einen CMOS-Inverter. Die verwendeten PMOS- und NMOS-Transistoren sollen identische Eigenschaften aufweisen mit folgenden Einschränkungen: ; Die Versorgungsspannung beträgt:. B) Ausgangspegel: Es sollen die nominalen Ausgangsspannungspegel U out,lo und U out,hi der beiden Inverterschaltungen berechnet werden. U OUT U IN Pseudo-NMOS U DD Aufgabe: c) Nehmen Sie an, dass die Weiten der Transistoren so gewählt wurden, wie im Aufgabenteil A) berechnet. Bestimmen Sie U out für U in = 0 V und für U in = 5 V. d) Ändern sich die Ausgangspegel, wenn die Kanalweiten der PMOS- und NMOS- Transistoren gleich gewählt werden? Ist in diesem Fall für beide Invertertypen eine ausreichende Störsicherheit gewährleistet? U IN CMOS U OUT

9 Aufgabe 3: Verlustleistung Die Versorgungsspannung für eine CMOS-Schaltung soll von 5 V auf 3 V reduziert werden. Aufgabe: a) Um welchen Faktor wird der Drain-Sättigungsstrom I D,p,sat eines p-kanal-transistors reduziert (U IN =0 V)? Voraussetzung: ; U IN U DD I D,p I C C L U OUT b) Die Lastkapazität C L eines CMOS Gatters soll mit dem max. möglichen Strom konstant von 0 V auf Versorgungsspannung aufgeladen werden. Um welchen Faktor wird diese Ladezeit t rise größer, bei oben genannter Versorgungsspannungsreduktion? Mit wie viel Prozent der ursprünglich erreichbaren Taktfrequenz f max,5v kann die Schaltung nun max. arbeiten? Voraussetzung: Lastkapazität C L = konst. c) Die Schaltung soll mit 3 V Versorgungsspannung und der berechneten max. Taktfrequenz aus Aufgabenteil b) betrieben werden. Um welchen Faktor reduziert sich die dynamische Verlustleistung P DYN der Schaltung gegenüber einem Betrieb mit 5 V Versorgungsspannung und der ursprünglichen Taktfrequenz f max,5v? Anmerkung: Vernachlässigen Sie die Quer- und Leckströme!

10 Lösung Aufgabe 1 a) Im Sättigungsbereich gilt näherungsweise: Bei gleichen Aussteuerungen und gleicher Dimensionierung werden die Drainströme von den Beweglichkeiten bestimmt. mit und ; b) C GD wirkt am Eingang bzw. am Ausgang als wäre diese Kapazität doppelt so groß. Das kann wie folgt erklärt werden: Variiert der Eingang von 0 bis V DD, wird der Ausgang von V DD bis 0 variieren und umgekehrt. Somit verhält sich die Kapazität wie eine Kapazität zwischen einem differentiellen Leitungspaar. Spaltet man die Kapazität auf (2 mal 2C GD in Serie, so wurde das Potential zwischen diesen beiden Kapazitäten bei konstanten U DD /2 liegen. Somit wirk am Eingang 2C GD - Kapazität nach konstantem Potential. (In Übung 5 wurde die Eingangkapazität bereits berechnet 1+ AV mit Av=-1 beim Inverter)

11 Lösung Aufgabe 1 c) Für eine Konstanten Ladestrom gilt: Das einfachste Modell für die Verzögerungszeit sieht die Aufladung der Aufgangskapazitäten mit einem konstanten Sättigungsstrom von 0 nach U DD /2 vor: mit Verzögerungszeit ohne externe Belastung: d) Verzögerungszeit bei Weitenänderung verändert sich nicht!

12 Lösung Aufgabe 1 e) f) Es gilt: (unabhängig vom Fan-Out) C W ist die Kapazität von langen Leitungen (l > 30 µm) und C V ist die Kapazität der Verdrahtung zu benachbarten Gattern. Die Verzögerung mit externer Last: Mit größeren Kanalweiten kann der Einfluss der Verdrahtungskapazitäten verringert werden

13 Lösung Aufgabe 2 A) a) siehe Folie zu den Kennlinien b) mit, und Pseudo-NMOS: - p-kanal-transistor: Triodenbereich - n-kanal-transistor: Sättigungsbereich CMOS:

14 Lösung Aufgabe 2 B) CMOS: c) d) Maximale Störsicherheit - unabhängig von der Dimensionierung (ratioless logic) Pseudo-NMOS: c) : mit d) Störsicherheit nur bei einer bestimmten Dimensionierung gegeben (ratioed logic) (U out hängt vom W n /W p -Verhältnis ab)

15 Lösung Aufgabe 3 a) Voraussetzung: β = konst. U T = konst. Reduktionsfaktor: b) Mit konstantem Sättigungsstrom gilt: = Ladezeit der Lastkapazität c) Verlustleistung: Dynamische Verlustleistung: mit starke Reduktion der Verlustleistung!

16 Teilklausur Integrierte Schaltungen Dauer: 75 min Zugelassene Hilfsmittel: Schreibzeug Achtung: Prüfungsmodalitäten! Die Prüfung wurde zu EINER prüfungsäquivalenten Studienleistung aus "Physik und Technologie der Halbleiterbauelemente" und "Integrierte Schaltungen" zusammengelegt (durch das Prüfungsamt). Die Klausuranmeldung für Bachelor Absolventen muss elektronisch in QISPOS bis zum erfolgen. ACHTUNG: Wer sich bei QISPOS anmeldet MUSS definitiv an beiden Teilprüfungsterminen teilnehmen. Die Note wird aus den Ergebnissen beider Teilklausuren (IS, PuTHBL) bestimmt. Für ein Bestehen der Klausur ist es notwendig eine Mindestpunktzahl für jede der einzelnen Lehrveranstaltungen zu erreichen. Für alle anderen Fälle muss eine schriftliche Anmeldung für die Teilklausur IS im Raum E 222 (Sekr. E3) erfolgen (Eintrag in die ausliegende Anmeldeliste). Diplomanden tragen sich bitte (wie bisher) in die im Raum E 222 (Sekr. E3) ausliegende Anmeldeliste ein.

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