Teil IV Latches und Register. dynamisch, statisch

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1 Teil IV Latches und Register dynamisch, statisch 1

2 Zusammenfassung letzte VL: Definition der verschiedenen Grenzfrequenzen f un, f T, f max Definition der Anstiegs-, Abfall- und Verzögerungszeiten Vorteile der symmetrischen Kennlinie Berechnung der Verzögerungszeit t P Herleitung des äquivalenten Widerstandes R on Herleitung der äquivalenten Kapazität C L Verzögerungszeit für CMOS-Inverter mit realistischer Last Millereffekt Messung der Verzögerungszeit Verlustleistung dynamisch (Lastumladung, Querströme), statisch (Leckströme) Treiber Inverterkette, Tristate-Treiber 2/ 42

3 Einleitung Inhalt Einfaches dynamisches Latch Einfaches dynamisches Register Latches mit Verriegelungsschaltung Statische Speicherelemente 3/ 42

4 Einleitung 4/ 42

5 Warum getaktete Schaltungen? Funktionalität ist mehr als nur kombinatorische Logik Daten müssen gespeichert werden Bussysteme garantieren den Zugriff Daten müssen verarbeitet werden - Datenfluss ist sehr komplex Teilfunktionen müssen wiederverwendet werden Große Laufzeitunterschiede in großen Logikblöcken Unterteilung in kleine taktgesteuerte Blöcke Fazit: Datenfluss und Datenverarbeitung werden getaktet synchrone Schaltungen mit Hilfe getakteter Speicherelemente Fast ausschließlicher Einsatz von synchronen Schaltungen! getaktete Speicherelement am häufigsten analysiert im Mikroprozessordesign 5/ 42

6 Getaktete Speicherelemente (Latches und Register) Synchronisation gleichzeitig arbeitender Logikpfade Bereitstellung der Daten zum richtigen Zeitpunkt Unterteilung von Pipeline-Strukturen Jeder Logikpfad beginnt und endet mit einem getakteten Speicherelement Merkmale: Speichert den gegenwärtigen Zustand Verhindert die Weiterleitung Speicherzeit ist begrenzt 6/ 42

7 Taktsysteme Art des Taktsystems ist entscheidend beim Entwurf eines Logikchips Verteilung ist eine große Herausforderung Entwurf des getakteten Speicherelements abhängig vom Taktsystem Störsicherheit Geringe Verlustleistung Geringe Latenz Geringe Belastung der vorhergehenden Stufe a. Ein-Phasen-Takt b. komplementärer Ein-Phasen-Takt c. nicht überlappender Zwei-Phasen-Takt d. komplementärer Zwei-Phasen-Takt 7/ 42

8 Getaktetes Speicherelement Zwei Typen: 1. Dynamisches Speicherelement - Informationsspeicherung in Form von Ladung auf Kapazitäten Speicherung nur für eine sehr kurze Zeit möglich 2. Statisches Speicherelement - Informationsspeicherung über eine bistabile Schaltung (mitgekoppelte Inverter oder Gatter) Speicherung möglich, solange die Versorgungsspannung anliegt 8/ 42

9 Getaktetes Speicherelement Funktionalität - Definition der Begriffe: Latch ( level sensitive latch ) hat zwei Eingänge C und D, sowie einen Ausgang Q positives Latch: C=1: Ausgang Q folgt dem Eingang D C=0: Ausgang bleibt konstant, hält den Wert negativen Latch: C=0: Ausgang Q folgt dem Eingang D C=1: Ausgang bleibt konstant, hält den Wert Register hat zwei Eingänge C und D, sowie einen Ausgang Q Ausgang Q wechselt Zustand nur bei den Signalflanken (bei ansteigenden, abfallenden oder beiden Flanken) steigende sonst bleibt Ausgang konstant Flanke meist aus zwei Latches aufgebaut Flip-Flop Element mit bistabiler Schaltung (kann Latch oder Register sein) 9/ 42

10 Einfache dynamische Latches 10 / 42

11 Einfaches dynamisches Latch MOS-Technologie: Gate durch eine isolierende Schicht vom leitenden Kanal getrennt Eingangsimpedanz ist kapazitiv Ladung bzw. logische Zustände können vorübergehend gespeichert werden Einfachster Aufbau: Pass-Transistor und Inverter C=1: Passtransistor leitet Ausgang Q folgt dem Eingang D, mit fallender Flanke wird der Signalwert auf C in gespeichert C=0: Passtransistor sperrt Information auf C in keine Ausgangsänderung ABER: Ladung fließt wieder ab (Leckströme) U DD C GS,p U DD C C Q C GS,n C GD,p C GD,n Q D D C in C j U SS C GS,n U SS 11 / 42

12 Einfaches dynamisches Latch Funktion (positives Latch): Einschreiben einer logischen Null Passtransistor leitet (U GS =U DD >U T ) Strom fließt, bis C in vollständig entladen ist Einschreiben einer logischen Eins Passtransistor leitet (U in =U DD U GD = 0; U GS > U T ) bis U GS = U T,, also U G U Cin,max =U T U Cin,max = U DD U T. Das entspricht einer Pegelreduktion um U T! Störsicherheit nimmt ab Inverter regeneriert den Pegel D C C in U DD U SS Q Negatives Latch: Pass-Transistor ist ein p-kanal-transistor U Cin,min = U Tp 12 / 42

13 Einfaches dynamisches Latch Realisierung mit Transmissions-Gatter U DD D C Q C C in U SS Vollständiges Einschreiben der Pegel Auch hier sollte der Inverter beibehalten werden Zum Treiben der nachfolgenden Stufen Definierter Beitrag zur C in -Kapazität Schirmt U Cin (S) vor Störungen der Ausgangsleitungen ab 13 / 42

14 Einfaches dynamisches Latch Zeitliches Verhalten: Latenzzeit t CQ (Latch hält den Wert) : Verzögerung zwischen ansteigender Flanke des Taktes C und Gültigkeit des Ausgangssignals Q Latenzzeit t DQ (Latch ist transparent) : Verzögerung zwischen dem Eingangssignalwechsel bei C=1 und Gültigkeit des Ausgangssignals Q Anforderungen an das Eingangssignal: Sicherstellung des Umladens des Ausgangs, der Störsicherheit und der Tolerierung von Prozessschwankungen Setup-Zeit t su : Mindestzeit des Eingangssignalwechsels vor steigender C-Flanke Hold-Zeit t h : Mindestzeit des Eingangssignalwechsels nach steigender C-Flanke Zeitverlaufsdiagramm/ Timingdiagramm 14 / 42

15 Einfaches dynamisches Latch Sehr populär wegen: Geringer Fläche, Einfachheit Schwachstellen: Bei manchen Schaltungen nicht tolerierbar 1 Störsignale am Eingang 2 Leckströme und Sperrströme 3 Treffer eines Alphapartikels 4 kapazitive Kopplung von Störsignalen auf dem speichernden Knoten 5 Schwankungen der Versorgungsspannung 15 / 42

16 Schwachstellen: Einfaches dynamisches Latch Taktsignal kann nicht angehalten werden: Verlustleistung kann so nicht eingespart werden Eingang unter 0V: (wenn Haltephase eine logische Eins speichert) Eingang D auf Grund von kapazitiven Koppelungen unter Masse drückbar N-Kanal-Transistor kann dann leiten, Entladung des Knotens Lsg.: Daten- und Taktsignal an zwei Transistoren (Verriegelungsschaltung) Sourcepotentiale von benachbarten n-kanal-tranistoren können unter Masse gedrückt werden. In Sperrrichtung betriebene Dioden leiten teilweise und zusätzlich Elektronen werden in das Substrat injiziert Knoten, die eine Eins speichern, werden teilweise entladen Widerstände der Leitungen (z.b. V SS -Leitung) Unterschwellstrom-Bereich: Änderung Gate-Source-Spannung um 60 mv bewirkt eine Änderung des Drainstroms um etwa Faktor / 42

17 Einfaches dynamisches Latch Schwachstellen (Fortsetzung): Strukturverkleinerung: hohe Koppekapazitäten aufgrund geringer Leiterbahnabstände und zunehmender Höhe -> Lsg.: Erhöhung von C in Alphastrahlen: Kleinste Spuren radioaktiver Elemente (hauptsächlich Uran und Thorium) im Gehäusematerial und in den Leitungen Erzeugung von Elektronen-Lochpaaren beim Durchgang durch das Silizium gesammelten Ladungen verursachen einen Spannungsabfall Fehler nur vorübergehend = soft error Schwankungen der Versorgungsspannung Änderung der relativen Lage des Potentials des speichernden Knotens zu den charakteristischen Spannungen Einschränkung der Störsicherheit. 17 / 42

18 Einfaches dynamische Register 18 / 42

19 Verhalten: Einfache dynamische Register Übernahme des logischen Pegels am Ausgang Q vom Eingang nur zu einem bestimmten Zeitpunkt bei steigender Flanke = positiv flankengesteuertes Register bei fallender Flanke = negativ flankengesteuertes Register Aufbau: Aus zwei Latches negatives Master-Latch und positives Slave-Latch 19 / 42

20 Einfache dynamische Register Schaltverhalten: C=0: Master-Latch transparent Der Ausgang 2 folgt D. Slave-Latch in Haltephase Ausgang Q konstant. Steigende Flanke: Master-Latch wird undurchlässig C Slave-Latch wird transparent D und übernimmt den Wert vom Master-Latch (2) 1 C=1: 2 Master-Latch undurchlässig Ausgang 2 ist konstant 3 Slave-Latch transparent Q und übernimmt den konstanten Wert (2) vom Master Latch Fazit: Datenübernahme zur steigende Flanke! konst. konst. konst. konst. t 20 / 42

21 Einfache dynamische Register Charakteristische Zeiten: Latenzzeit t CQ : Verzögerung zwischen ansteigender Flanke des Taktes C und Gültigkeit des Ausgangssignals Q Latenzzeit t DQ : Verzögerung zwischen dem Eingangssignalwechsel bei C=0 und Gültigkeit des Ausgangssignals Q Setup-Zeit t su : Mindestzeit des Eingangssignalwechsels vor steigender C-Flanke Hold-Zeit t h : Mindestzeit des Eingangssignalwechsels nach steigender C-Flanke 21 / 42

22 Schwachstellen: Einfache dynamische Register wie beim Latch! Taktüberlappung: Inverter INV3 verursacht eine Verzögerung zwischen C und C Verzögerungen der anderen Inverter und Transmissionsgatter müssen auch berücksichtigt werden 1-1-Überlappung: Beide n-kanal-transistoren des Transmissionsgatters leiten beide Latches transparent! Unerwünschte Signale D können zum Ausgang Q gelangen ( race ) Vermeidung durch Setup- und Hold-Zeiten (Datenwechsel hier nicht erlauben) 0-0-Überlappung: P-Kanal-Transistoren der Transmissionsgatter leiten race -Problem Keine Vermeidung durch Setup- und Hold-Zeiten Sicherstellung durch: t < t + t + t püberlapp0 0 ptg1 pinv1 ptg2 22 / 42

23 Einfache dynamische Register Nichtüberlappende Taktphasen: Vermeidung des race -Problems Zeitdauer zwischen steigender und fallender Flanke größer als die Verschiebung der Taktsignale zueinander: Verschiebungen und langsame Flankenwechsel sind dann tolerierbar Fast immer werden Transmission-Gatter verwendet, so dass ein komplementärer Zwei-Phasen-Takt eingesetzt werden muss (4 Takte) 23 / 42

24 Transfer-Gatter: Bootstap-Schaltung Benötigt viel weniger Fläche als Transmission-Gatter wäre ideal für hochkomplexe Speicher ABER: 1 -Pegel nicht vollständig durchschaltbar! Lösung: Bootstrapschaltung Gate-Potential des Transfer-Transistors größer als U DD +U T nur ein zusätzlicher n-kanal-transistor nötig Funktion der Bootstrap-Schaltung: Φ=0: Konten 1 wird auch U DD -U T geladen Φ: 0 1: M2 sperrt, Potential am Konten 1 wird entsprechend der Potentialänderung von Φ (U DD ) angehoben Φ=1: Konten 1 bleibt bei 2*U DD -U T, da M2 sperrt (Leckströme entladen den Konten) 1 kann durchgeschaltet werden 24 / 42

25 Latches mit Verriegelungsschaltung 25 / 42

26 Verriegelungsschaltung Verriegelungsschaltung (C 2 MOS-Schaltung) Wünschenswert: Datensignal und der Takt an unterschiedlichen Transistoren prinzipiell wie ein CMOS-Inverter aufgebaut Zusätzlich NMOS im pull-down -Pfad und PMOS im pull-up -Pfad Als Tristate-Treiber nur ca. halb so viel Transistoren wie die CMOS-Lsg. Funktion: Für Φ=0 werden die Pfade zur Versorgung unterbrochen Ladung der Lastkapazität C L ist nun isoliert und wird vom Eingangssignal nicht mehr beeinflusst Verriegelungsschaltung ist ein dynamisches Latch! Symbol 26 / 42

27 Register in C 2 MOS: Verriegelungsschaltung Aufbau aus zwei Latches: Vorteil: unempfindlicher gegenüber 0-0- und 1-1-Taktüberlappungen 0-0-Taktüberlappung: M4 leitet: X nur 0->1 möglich, jedoch sperrt M7 und Ausgang bleibt unverändert 1-1-Taktüberlappung: Mit Setup- und Hold-Zeit lösbar 27 / 42

28 Nachteile: Verriegelungsschaltung Keine invertierenden Logikblöcke mit kurzen Laufzeiten zwischen den beiden Latches möglich Sonst wird Taktüberlappung wieder ein Problem Der speichernde Knoten wird nun von der Lastkapazität gebildet Störsignaleinkopplung auf den frei schwebenden Knoten zusätzlicher Inverter zum Schutz des Knotens würde aber 50% (25 % bei Q) mehr Transistoren bedeuten! Serienschaltung von Transistoren Äquivalenter Widerstand (Ron) verdoppelt sich RC-Zeitkonstante bzw. Gatterlaufzeit wird mindestens um Faktor 2 erhöht (w-erhöhung bessert die Laufzeit, aber: C L, P diss ) 28 / 42

29 Verriegelungsschaltung Falsche Verriegelungsschaltung Ausgangsspannung aufgrund von charge sharing -Effekten verfälschbar parasitäre Kondensatoren: C GS, C GD und C j Wirkprinzip: Steigende Taktflanke bei U in =0: Pull-up-Zweig zieht den Ausgang auf U DD 01 gleichzeitig wird aber der Knoten 1 entladen Taktsignal wird wieder abgeschaltet, 01 U a behält das hohe Potential. 01 Wechsel des Eingangssignals U in bewirkt eine leitende Verbindung zwischen Ausgang U a und Knoten 1: 10 Ladungsausgleich ( charge sharing ) zwischen den Kapazitäten C p1 und C L Ausgangsspannung wird verringert bei ungünstigem Verhältnis der Kapazitäten ist die Störsicherheit nicht mehr gewährleistet! 29 / 42

30 Allgemeine Aussagen: bisher besprochene Latches sind sehr einfach aufgebaut und benötigen deswegen wenig Platz in der Vergangenheit bzw. für grobe Technologien populär ABER: Problem bei modernen Technologien (<90 nm): hohe Variabilität bezüglich einiger Transistorparameter Einsatzspannung klein, im Latch fließt im Haltemodus ein zu großer Unterschwellenstrom speichernder Knoten kann ganz oder teilweise entladen werden Ein einziges Latch mit diesem Fehler entwertet einen ganzen Chip Hohe Wahrscheinlichkeit dieses Fehlers, da moderne Chips Millionen oder gar Milliarden an Latches aufweisen Vermeidung dieser Latches in modernen Technologien 30 / 42

31 Latches für Einphasentaktsysteme Modifiziertes Svensson-Latches: Φ=1: Latch transparent: Verhalten wie zwei in Reihe geschaltete Inverter Φ=0: pull down -Pfade N1/N3 und N2/N4 unterbrochen Am Ausgang S/Q eine 0 gespeichert: p-kanal-transistor P5 hält den Zwischenknoten IB auf 1 Am Ausgang eine 1 gespeichert: pull-down -Pfad N2/N4 ist unterbrochen: Datensignal D kann den Ausgang nicht ändern, obwohl das Potential des Knoten IB Werte zwischen Masse und UDD aufweisen kann. Register (neg. Flanke): Erst das pos. dann das neg. Latch zusammenschalten Eigenschaft: schnelles Register! 31 / 42

32 Latches für Einphasentaktsysteme Das TSPC-Latch Logikfunktionen zusätzlich zur speichernden Wirkung! Reduzierung der Laufzeit Anpassung der pull-down und der pull-up Pfade entsprechend der gewünschten Logikfunktion: Svenson-Latch TSPC-Latch (allg.) TSPC-Latch (NAND) 32 / 42

33 Latches für Einphasentaktsysteme Nachteile (modifiziertes Svenson-Register): stellt große Last dar: 14 Transistoren (vgl. 10 beim einfachen dynamischen Register) 8 davon in zweifacher Serienschaltung Weite verdoppeln, sonst Laufzeiteinbußen 4 davon am Taktsignal (vgl. 4 Trans. mit einfacher Weite beim einfachen dynamischen Register) Fehlverhalten bei langen Taktflanken p- und n-kanaltransistoren an den Taktsignalen leiten Undefinierte Zustände, Lsg.: zusätzliche Inverter Als Vergleich: Ladungen werden auf der Lastkapazität gespeichert empfindlich gegenüber Störungen, Lsg. nachgeschalteter Inverter 33 / 42

34 Statische Speicherelemente 34 / 42

35 Statische Speicherelemente Statische Speicherelemente: Bewahren Information solange die Versorgungsspannung aufrecht erhalten wird Bei Störung wird auf Grund der Mitkopplung das gespeicherte Signal erneuert Der Versorgungsspannungsquelle wird dann Leistung entnommen Haben im Kern eine bistabile Schaltung benutzen eine Mitkopplung Bistabile Schaltungen haben nur zwei stabile Zustände repräsentieren eine logische Eins, beziehungsweise eine logische Null 35 / 42

36 Flip-Flop: Flip-Flop im Kern eine bistabile Schaltung im einfachsten Fall: zwei rückgekoppelte Inverter mittels der Spannung U 1 und U 2 kann der Zustand des Flip-Flops von außen eingeschrieben werden 36 / 42

37 D-Latch Frage: Wie schreibt man Information von außen gegen die Rückkopplung ein? Problem: nur von einer Seite Daten einschreibbar, andere Seite ist Ausgang der Inverter im Rückkoppelpfad arbeitet dagegen Lösung aus Elektronikbüchern (D-Latch): D Q Q CLK RS-Flip-Flop D-Latch 37 / 42

38 Funktion des D-Latches: D-Latch C=0: beide Eingänge des Latches haben hohes Potential (R=S=1). 0 Flip-Flop behält seinen 1 gespeicherten Zustand C=1: Latch transparent: der Ausgang folgt dem Eingangssignal S = D; R = D Einschreiben über S oder R: S=0 schreibt eine 1 nach Q -> Q=0 R=0 schreibt eine 1 nach Q -> Q=0 Vermeidung derartiger Schaltungen Hohe Lastkapazitäten an den Ausgängen der NAND-Gatter relativ langsame Zustandsänderung 38 / 42

39 Statische Register Pseudo-Statisches-Register: Verwendung von Transmissions-Gattern Müssen stärker sein als die Mitkopplung! I 1 und I 3 werden schwächer ausgelegt (W/L L ) unempfindlicher gegen kapazitive Kopplungen auf den Eingangsleitungen (I 0 ) Statische Flip-Flops (I 1 -I 4 ) keine frei schwebenden Knoten. ABER: Lange Gatterlaufzeit durch langes Einschreiben 39 / 42

40 Statische Register Pseudo-Statisches-Register mit Unterbrechung der Rückkoppelpfade: Verwendung von Transmissions-Gattern in der Rückkopplung schnelles Einschreiben ABER: mehr Transistoren! 40 / 42

41 Statische Register Pseudo-Statisches-Register mit Verriegelungsschaltung: Verwendung von C 2 MOS-Invertern in der Rückkopplung Gleiche Transistoranzahl wie Variante mit Transmissions-Gattern 41 / 42

42 Vielen Dank für die Aufmerksamkeit! 42 / 42