Aufbau logischer Gatter

Transkript

1 Aufbau logischer Gatter Vom Feldeffekt-Transistor zum Supercomputer

2 Überblick Was ist CMOS? Feldeffekt-Transistor & CMOS-Prozess kombinatorische Logikzellen sequenzielle Logikzellen weitere Logikfamilien 2

3 Der Feldeffekt-Transistor hat 3 Anschlüsse: Gate, Drain, Source funktioniert bei richtiger Auslegung wie ein Schalter ist aber bei genauerer Betrachtung eigentlich ein analoges Bauelement analoge Zustandsübergänge (Schaltflanken) begrenzte Schaltzeiten Einschwingen und Überschwingen, etc. 3

4 Schaltvorgang: Ideal & Realität Idealisierung Realität 4

5 n-kanal Enhancement MOSFET S G D D D G B G n n U GS S S 5 B p bei U GS = 0 kein Stromfluß => selbstsperrend. bei U GS > U th > 0 Stromfluß von D nach S (U th Schwellspannung)

6 Was passiert im FET? S G D n n p B pn-übergang: Gleichgewicht der Kräfte auf Elektron elektr. Kraft (zum Kern) Gitterkraft (zum Loch) (thermodyn. Vorgänge, stark temperaturabh.!) U GS bewirkt E-Feld (= zusätzl. elektr. Kraft auf Elektronen) und verschiebt dadurch Gleichgewicht. Bei U GS = U th sind die Löcher im p-si gefüllt; Elektronen können den Kanal zwischen D und S passieren. 6

7 n-kanal FET: Eingangskennlinie FET sperrt FET leitet G D S Schwellspannung Uth u GS [V] 7 A

8 Dimensionierung Schwellspannung U th Grenzwert der Spannung zwischen Schalter geschlossen und Schalter offen Einstellbar über Dotierung Ausgangsstrom I DSS Maximaler Strom, den der FET bei Schalter geschlossen führen kann Einstellbar über Verhältnis von Kanallänge L zu Kanalbreite W: I DSS W/L ( Formfaktor ) 8

9 9 Formfaktor Quotient aus Kanalbreite W und Kanallänge L T OX bestimmt Sättigungsstrom des Schalters Erlaubt Einstellen der Treiberstärke höhere Treiberstärke als X (X2, X4, X8) (X entspricht dem einfachen Inverter) Angleich p-kanal / n-kanal (Mobilität d. Löcher schlechter => ca. Faktor 2) Optimierung nach Performance / Fläche L W

10 Modell n-kanal FET drain gate source bei logisch ist der Schalter geschlossen = on bei logisch 0 ist der Schalter offen 0 = off 0 A

11 FET-Grundschaltung Sourceschaltung VCC R Gleichungssystem: U A = VCC R. I D I D = K [2(U GS -U th )U DS -U DS2 ] U DS = U A U GS = U E "" = VCC G U E = U GS D S U A 0V Steuerspannung U GS nur durch Eingangsspannung bestimmt Spannung wird invertiert

12 FET-Grundschaltung 2 Sourcefolger Gleichungssystem: VCC G D U A = R. I D I D = K (U GS -U th ) 2 U GS = U E - U A UGS U E = +5V R S U A = U E -U GS Ausgangsspannung U A vermindert verfügbare Steuerspannung U GS! Ausgangsspannung U A ist stets kleiner als Eingangsspannung 2

13 Vergleich der Schaltungen 5 4,5 4 3,5 weak Sourceschaltung Ausgangsspannung 3 2,5 2,5 Sourcefolger 0,5 strong Last (kohm) 0, 0,0 3 A

14 Starke und schwache Pegel +5V R "" = +5V G U E = U GS D S U A 0V U E = +5V R U A = U E - U GS 4 U GS ist nur durch U E bestimmt, unabh. von U A U GS sinkt wenn U A steigt => FET-Schalter öffnet! Schalter abh. v. Ausgang

15 Modell p-kanal FET source umgekehrt wie bei n-kanal FET! gate drain bei logisch ist der Schalter offen = off bei logisch 0 ist der Schalter geschlossen 0 = on 5

16 Vorteil komplementärer FETs n-kanal FET kann logisch 0 aktiv treiben (strong 0), logisch nur sehr schwach (weak ) p-kanal FET kann logisch aktiv treiben (strong ), logisch 0 nur sehr schwach (weak 0) Durch Kombination kann man beide logischen Pegel aktiv treiben 6

17 CMOS-Logik n-kanal FET und p-kanal-fet nennt man zueinander komplementär. es werden MOSFET-Transistoren verwendet (Metall/Oxid/Semiconductor) Complementary MOSFET CMOS CMOS treibt beide Logikpegel aktiv. In CMOS lassen sich logische Funktionen besonders effizient implementieren. 7

19 Der CMOS-Inverter: Funktion am Eingang: 0 am Eingang: p-fet offen n-fet geschl. 0 V DD = 0 = GND 0 p-fet geschl. n-fet offen 0 0 V DD = = GND V DD A F = A F 9 GND

20 CMOS-Inverter: Kennlinie u a p-fet leitet Die Funktion des Inverters ist im Grunde analog: Für einen Eingangspegel zwischen HI und LO kann sich ein Ausgangspegel zwischen LO und HI ergeben n-fet leitet u e 20

21 CMOS-Inverter: Technologie V DD V DD A F P-FET S G D p p n P-FET GND V in V out D n p V in N-FET V out N-FET G S n 2

22 Aufbau eines CMOS-NAND2 + V DD + V DD + V DD M M2 P-FET M M2 M M2 AB A M3 M3 V out = V DD M3 V out = 0 B M4 N-FET M4 M4 A=, B=0 A=, B= p-fets parallel 0 an A oder B für Y = n-fets in Serie an A und B für Y = 0 22

23 Aufbau eines CMOS-NOR3 V DD A B C p-fets in Serie 0 an A, B und C für Y = n-fets parallel an A, B oder C für Y = 0 23

24 CMOS-Buffer Falsch N & P-FET vertauscht V DD Richtig 2 Inverter in Serie V DD N-FET P-FET Nur schwache Pegel! 24A GND GND 2-stufige Schaltung!

25 CMOS-Gatter: allg. Aufbau Der p-stack wird aus p-fets gebildet schaltet den Ausgang auf "" VDD p-stack Der n-stack wird aus n-fets gebildet schaltet den Ausgang auf "0" in n-stack GND out 25

26 Tri-State-Ausgang p-stk n-stk Ausgang ein aus aus ein 0 aus aus Tri-state ein ein Kurzschluß in VDD p-stack erlaubt Abschalten des Ausgangs über einen Steuereingang output enable (OE). Vorteil: erlaubt mehrere Treiber an einem Bus 26A n-stack GND

27 Tri-State Bus: Probleme Bus-Contention: auf einer Leitung ist zu einem Zeitpunkt mehr als ein Treiber aktiv => hohe Ströme, Pegel undefiniert Floating Bus: auf einer Leitung ist kein Treiber aktiv => Pegel undefiniert Bus-Keeper (bus friendly Logic): FF aus antiparallelen Invertern hält den letzten Zustand, kann aber leicht overruled werden (schwache Treiberstärke) 27

28 Open-Drain Ausgang (OD) 28A Der (aktive) p-stack wird weggelassen. An seiner Stelle wird extern ein Widerstand verwendet. Ausgang "0" wird weiterhin durch den n-stack erzwungen. Es sind auch größere Ströme zulässig. Ausgang "" wird bei offenem n-stack durch den Widerstand in (schwach) hergestellt: Bei größeren Strömen bricht die Spannung ein. VDD p-stack n-stack GND out

29 Prinzip des Wired AND VDD aus Kombination mehrerer OD-Ausgänge an gemeinsamem Widerstand Y=A B... K A B... K "" = N-Stack offen GND 29

30 Aktiver Ausgang VDD p-stk n-stk Ausgang ein aus aus ein 0 aus aus Tri-state ein ein Kurzschluß in p-stack n-stack GND 30A

31 n-stack: Aufbau Ein AND-Term wird durch Serienschaltung von FETs bzw. Blöcken realisiert, ein OR-Term durch Parallelschaltung. Durch geeignete Kombination lassen sich beliebige Boolsche Verknüpfungen realisieren, allerdings mit folgenden Einschränkungen: Da der n-stack genau dann durchschalten soll, wenn die Zielfunktion "0" ist, läßt sich nur eine AND/OR Verknüpfung mit Inversion am Schluß realisieren. Da die n-fets jeweils bei "" am Eingang durchschalten, kann man also nicht mit invertierten Eingängen arbeiten. 3

32 p-stack: Aufbau Ein AND-Term wird auch hier wieder durch Serienschaltung von FETs bzw. Blöcken realisiert, ein OR-Term durch Parallelschaltung. Für die Zielfunktion gelten folgende Einschränkungen: Da der p-stack genau dann durchschalten soll, wenn die Zielfunktion "" ist, darf die Zielfunktion keine Inversion am Schluß haben. Da die p-fets jeweils bei "0" am Eingang durchschalten, kann man also nur mit invertierten Eingängen arbeiten. 32

33 Lösung der Widersprüche n-stack Inversion am Ende nicht-invertierte Eingänge De Morgan p-stack F(X, X2, X3,... Xn,, ) = F( X, X2, X3,... Xn,, ) keine Inversion am Ende nur invertierte Eingänge 33A

34 Entwurfsregeln im Überblick Durch Kombination aus Serien- und Parallelschaltung lassen sich auch komplexere Funktionen als NAND und NOR realisieren: AND-OR-Invert bzw. OR-AND-Invert, In jedem Fall mit Inversion am Ausgang (wenn nötig extra Inverter nachschalten). In jedem Fall nicht invertierte Eingänge (wenn nötig extra Inverter vorschalten). In jedem Fall p-stack oben und n-stack unten. In jedem Fall p-stack dual zu n-stack. 34

35 AOI und OAI: Terminologie AND-OR-Invert AOI22 OR-AND-Invert OAI32 A B & >= z A B C >= & z C D & D E >= AOI22 E Beispiel AOI22 OAI32 F Beispiel OAI32 AOI- und OAI-Zellen sind sehr effizient durch Serien/Parallelschaltung von FETs realisierbar 35

36 Entwurfsregeln für AOI & OAI. Gleichung G entsprechend der Funktion aufstellen (Inversion am Schluß!) n-stack (strong 0 ) Inversion am Ausgang erfolgt automatisch 2. Inversion zu Eingängen transformieren: (De Morgan) => Gleichung G* p-stack (strong ) Inversion an d. Eingängen erfolgt automatisch wegen p-kanal-fet 3. In beiden Fällen gilt: AND = Serienschaltung OR = Parallelschaltung 36

37 Entwurfsbeispiel AOI22 A B C D >= >= & z A C B D P-Stack E E z A B & >= z E A B C D N-Stack C & D 37 E

38 Rechenbeispiel Alarmanlage: Innenkreis mit Bewegungsmelder B, aktivierbar über Schalter S Außenkreis mit 2 Türkontakten K und K2, aktivierbar über Schalter S2 Alle Schalter und Kontakte low-aktiv Auslösung d. Sirene über Signal AL (high-aktiv) Gesucht: Realisierung als AOI oder OAI 38

39 Umformungen AL = ( S B) ( S2 ( K K2)) AOI: AL = ( S B) ( S2 K) ( S2 K2) nicht invertierend => Inverter am Ausg. invertierte Eingänge => Inverter an allen Eing. OAI: AL = (S B) (S2 K) (S2 K2) Inversionen bereits an den richtigen Stellen => viel günstiger zu realisieren 39

40 Alarmanlage als OAI: n-stack AL = (S B) (S2 K) (S2 K2) n-stack: S parallel B S2 parallel K S2 parallel K2 alle Parallelelemente in Serie S2 S B K K2 40

41 Alarmanlage als OAI: p-stack AL = (S B) (S2 K) (S2 K2) AL = ( S B) ( S2 K) ( S2 K2) p-stack: S in Serie mit B S2 in Serie mit K S S2 S2 S2 in Serie mit K2 Alle Serienelemente parallel B K K2 4

42 Alarmanlage als OAI: Lösung S S2 S2 p-stack: S + B, S2 + K, S2 + K2, alle parallel B S K B K2 AL n-stack: S par B, S2 par K, S2 par K2, alle in Serie S2 K K2 42

43 Transmission-Gate (TG) S A Z Funktion: Schaltbare Verbindung zwischen zwei Leitungen ( offen = echte Trennung, keine Maskierung) A A S=0 S= S Z Z 43 Realisierung: n-kanal FET und p-kanal FET parallel (strong und strong 0!) S A Z S

44 Multiplexer (Mux) 0 G 0 Funktion: Von mehreren (n) Eingangssignalen wird über einen Steuereingang eines ausgewählt und an den Ausgang durchgeschaltet. Realisierung: eines von n Transmission Gates wird aktiviert Kombinatorische Verknüpfung: 2: Mux als OAI22 + Inverter 4: Mux als OAI Inverter 0 44

45 Multiplexer-Realisierungen TG (3GE) A S Z B OAI (3GE) A S B >= >= & Z 45

46 Exklusiv-ODER (XOR) Funktion: logische Verknüpfung Y = (A B) ( A B) Realisierung: Multiplexer: B am Select-Eingang wählt zwischen A und A Kombinatorische Verknüpfung: AOI2 + NOR Y = (A B) ( (A B)) 46

47 XOR-Realisierungen TG (3GE) A B Y A AOI (2.5GE) A & >= Y >= B 47

48 Getakteter Inverter Funktion: Wie Transmission Gate, aber Signal wird invertiert Takt als Steuersignal (S) Realisierung: Serienschaltung Inverter + Transmission Gate Dabei läßt sich eine Verbindung einsparen (siehe nächste Folie) Anwendung: bei Latch und Flip-Flop 48

49 Getakteter Inv.: Realisierung CLKN A Z V DD CLKP V DD A CLKN Z CLKN CLKP Z A CLKP 49

51 Latch D EN Funktion: (positive enable) Eingänge D (Data) und EN (Enable), Ausgang Q Transparent: D wird direkt auf Q abgebildet Hold: letzter Zustand von Q wird eingefroren Realisierung: Ausgang Q wird entweder von D angesteuert (transparent) oder von sich selbst (Rückkopplung). Umschaltung mittels Multiplexer aus zwei TGs 5

52 Funktionsmodell eines Latch transparent hold D Q D Q EN D Q EN D Q 52

53 Wiederholung Grenzen der Geschwindigkeit Wellenausbreitung Information kann sich niemals schneller als mit Lichtgeschwindigkeit ausbreiten. (ca. 20cm/ns) Ladevorgänge Das Laden von Kapazitäten mit begrenztem Strom beansprucht Zeit. (τ = RC) Bewegung der Ladungsträger Bewegung/Diffusion von Ladungsträgern im Halbleiter erfolgt nur mit begrenzter Geschwindigkeit. (Sättigungswert bei Si typ. 0, mm/ns) 53

54 Setup- und Hold-Time Eine Änderung am Eingang muss die Rückkopplungsschleife vollständig durchlaufen UND Die TGs müssen umgeschalten werden Diese Vorgänge brauchen Zeit: Decision Window (= SetupTime + Hold-Time) Innerhalb dieses Decision Window dürfen keine Flanken am Eingang auftreten (Metastabilität!) 54

55 Realisierung eines Latch CLKN D QN CLKP CLKP Q CLKN CLK CLKP CLKN Aufwand: 7 Inv. + 2 TGs = 8 Trans = 4.5 GE 55

56 D-Flip-Flop D Funktion: Eingänge D (Data) und CLK (Clock), Ausgang Q Der Zustand von D wird jeweils mit der aktiven Flanke auf Q übernommen und eingefroren. Realisierung: CLK zwei Latches in Master/Slave-Schaltung 56

57 Funktionsmodell eines Flip-Flop CLK = 0 load master hold slave D M S Q CLK = hold master load slave D M S Q 57

58 Decision Window beim Flip-Flop load master load slave load master load slave CLK t SU 50% D M t H decision window Q t PD t 58

59 Realisierung eines Flip-Flop CLKP M a s t e r CLKN S l a v e D Q CLKN CLKN CLKP CLKP Q N 59A CLKP CLKN Je Latch für Master und Slave Taktversorgung gemeinsam Eingangs- und Ausgangsbuffer gemeinsam CLKN CLK CLKP

60 Flip-Flop: Schaltungsaufwand 2 Latches entsprechen 36 Trans. = 9 GE, aber durch folgende Einsparungen Taktversorgung nur einmal (2 Inv.) Bufferung am Ausgang nur einmal (2 Inv.) Buffer am D-Eingang des Slave entfällt ( Inv.) ergibt sich ein Aufwand von 9 Inv. + 4 TGs = 26 Trans. = 6.5 GE 60

61 Weiteres Einsparpotential CLKN Treiberstärke einstellbar über W/L starker Treiber CLKP CLKP TG läßt sich einsparen CLKN schwacher Treiber 6 A

62 Flip-Flop: Implementierung V DD CLK 8/.8 D 0/.8 0/.8 t6 t5 8/.8 t8 t7 6/.8 0/.8 t4 t3 0/.8 8/.8 t6 t5 6/.8 8/.8 t20 t9 6/.8 Q t2 t 6/.8 6/.8 t4 6/.8 t3 4.5/6.7 t0 t9 4.5/3.6 6/.8 t2 t 6/.8 4.5/6.7 t8 t7 4.5/3.6 V SS 62A

63 Realisierung eines Flip-Flop CLKP CLKN D Q N CLKN CLKN CLKP CLKP Q N CLKP CLKN CLKN CLKP 63A CLK Inverter für CLK & Q 2 Speicherschleifen: TGs eingespart (Treiberstärke) TGs jeweils am Eingang Buffer eingespart (definierte Verhältnisse)

64 Setup/Hold bei anderen FFs? Bei allen Typen von Flip-Flops und Latches gibt es die Setup/Hold-Problematik (wenn auch in unterschiedlicher Ausprägung) Beim SR-Latch kann z.b. kann es zu Metastabilität kommen durch einen zu kurzer Puls an S bzw. R, oder die "gleichzeitige" (= zu rasch aufeinanderfolgende) Deaktivierung von S und R Es gibt kein Patentrezept gegen Metastabilität. 64

65 Register Ein Register ist ein Array von Flip-Flops. Ein 6-bit Register ist also ein Array aus 6 D-Flip-Flops mit gemeinsamem Takt mit gemeinsamem Clear, Enable, etc. Ein- und Ausgänge sind typischerweise zu Bussen zusammengefasst (Daten, Adressen) 65

66 Realisierung eines Speichers Flip-Flops: SRAM (siehe später): DRAM (siehe später): ca. 20 Transistoren/Bit 6 Transistoren/Bit Transistor/Bit (+ Kondensator) Realisierung größerer Speicher mittels Flip-Flops ist extrem ineffizient. unbedingt mittels RAM-Blöcken aus der Library realisieren.! 66

67 Überblick Was ist CMOS? Feldeffekt-Transistor & CMOS-Prozess kombinatorische Logikzellen sequentielle Logikzellen weitere Logikfamilien 7

68 Weitere MOS-Logikfamilien NMOS nur n-kanal FETs V DD PMOS nur p-kanal-fets V DD Nachteil: weak e = a Nachteil: weak 0 e a = 72 Vorteil: Fertigung billiger (weniger Masken) Nachteil: statischer Stromverbrauch

69 Der FET als Widerstand Integration von Widerständen ist schwierig (Kohle, Metallfilm?) Bei geeigneter Auslegung verhält sich FET in guter Näherung wie Widerstand Widerstand einstellbar über Formfaktor W/L Realisierung v. Widerständen dch FETs 73

70 Bipolare Logikfamilien: TTL TTL (Transistor-Transistor-Logic) Prinzip: Logische Verknüpfungen über Dioden- Netzwerke bzw. Transistor-Schalter sehr ähnlich wie bei CMOS, aber mit Bipolar- Transistoren statt FETs verbraucht im Ruhezustand mehr Energie weitgehend kompatibel zu CMOS weitgehend von CMOS abgelöst legendäre 74xx-Serie (Sylvania 963) 74

71 Bipolare Logikfamilien: ECL ECL (Emitter-Coupled Logic) Prinzip: Umschalten von Strompfaden in Differenzverstärkern (mit Bipolartransistoren) Wenig Spannungshub, keine Sättigung, daher extrem schnell Extrem hoher Leistungsverbrauch Weit verbreitete 0K und 00K-Familien Nicht kompatibel zu CMOS und TTL Anwendung: Glasfaser-Interface, ATM 75

72 Bi-CMOS Logik... BIpolar und CMOS gemischt Schaltung hauptsächlich in CMOS realisiert, aber Bipolar-Transistoren sind für höhere Ströme geeignet, daher für die Ausgangsstufen (Treiber) verwendet, z.t für direkte Ansteuerung von kleineren Motoren o.ä. Mischen der Technologien macht Fertigung komplizierter und daher teurer 76

73 Zusammenfassung () Grundelement der digitalen Logik ist der Enhancement-FET, wobei bei CMOS der n-kanal-typ und der p-kanal komplementär zum Einsatz kommen. Die wichtigsten Parameter des FET sind Schwellspannung und Ausgangsstrom (bzw. Formfaktor) Im Idealfall verhält sich ein FET wie ein Schalter: der n-kanal-fet schließt bei am Steuereingang, der p-kanal-fet bei 0. Die Idealisierung als Schalter funktioniert nur unter geeigneten Randbedingungen. Bei genauerer Betrachtung (im Zeit oder Amplitudenbereich) verhält sich der FET wie ein analoges Bauelement. 77

74 Zusammenfassung (2) Der Inverter ist die Grundstruktur aller Logikfunktionen. Er lässt sich technologisch einfach implementieren. Ersetzt man die beiden Einzeltransistoren durch einen sog. n-stack bzw. p-stack, so lassen sich bei geeigneter Abstimmung allgemeine logische Funktionen wie AOI und OAI implementieren, sowie als Sonderfälle auch NAND und NOR. Nicht invertierende Funktionen können in CMOS nicht einstufig realisiert werden. Weitere typische Elemente sind Transmission Gate, Multiplexer und getakteter Inverter. 78

75 Zusammenfassung (3) Mittels getakteter Inverter kann ein Latch realisiert werden, durch Master/Slave Kombination zweier Latches ein Flip-Flop. Aufgrund der Einschwingzeit der Datenpfade (und insbesondere der Speicherschleife) darf innerhalb des Decision-Window (Summe aus Setup- und Hold-Time) keine Änderung der Daten erfolgen, sonst kann Metastabilität auftreten. Die Realisierung eines ganzen Speichers mittels Flip-Flop oder Latch ist sehr ungünstig, effizienter sind hier SRAM oder DRAM. 79

76 Zusammenfassung (4) Neben dem komplementären Ausgang gibt es den Tri-State Ausgang sowie den Open Drain Ausgang. Die CMOS-Technologie ist derzeit am weitesten verbreitet, in besonderen Anwendungen findet man jedoch auch bipolare Logikfamilien wie TTL oder ECL, oder auch Bi-CMOS (für hohe Treiberleistung). 80