Analyse von Ansätzen zur Beschleunigung von SAT - Lösern durch dedizierte Hardware Komponenten

Transkript

1 Analyse von Ansätzen zur Beschleunigung von SAT - Lösern durch dedizierte Hardware Komponenten E. Zenker 9. November / 28

2 Gliederung 1. Field Programmable Gate Array - FPGA 2. Satisfiability Testing - SAT 3. FPGA-SAT Entwurf 4. Resultate 5. Fazit 6. Ausblick 2 / 28

3 FPGA - Field Programable Gate Array Logikzellen als Matrix angeordnet o Mehre Lookup Tables (LUTs) pro Logikzelle o Pro LUT ein FlipFlop I/O Zellen als spezielle Logikzellen Programmierbare Verbindungen zwischen Logikzellen Spezielle Hard Macros o Multiplizierer, Ethernet, Speicher Kontroller etc. zusätzlich Block-RAM auf FPGA integriert 3 / 28

4 FPGA - Field Programable Gate Array 4 / 28

5 Aussagenlogik Syntax Variablen der Aussagenlogik V = { 1, 2,..., n } Operationen Negation, Konjunktion, Disjunktion Literale sind Variablen oder negierte Variablen Klausel Distjunktion von Literalen C = [l 1, l 2, l 3,...] Unit Klausel Klausel, welche nur aus einem Literal besteht C = [l 1 ] 5 / 28

6 Aussagenlogik Syntax Formel Konjunktion von Klauseln F = C 1, C 2,... Gruppe Menge von Klauseln G = {C 1, C 2,...}, wobei jede Variable maximal einmal vorkommt Gruppierung einer Formel group : F G, weist jeder Klausel einer Formel eindeutig eine Gruppe zu. 6 / 28

7 Aussagenlogik Semantik Interpretation I I : var(f ) W mit W = {, } Partielle Interpretation J o Bildet nicht alle Variablen einer Formel auf einen Wahrheitswert ab o Darstellung als Liste von Literalen: J = (l 1, l 2,..., l n ) Ein Literal ist erfüllt, wenn es in J enthalten ist Eine Klausel C ist erfüllt, wenn mindestens ein Literal in C erfüllt ist. Eine Formel F ist erfüllt, wenn alle Klauseln in F erfüllt sind 7 / 28

8 Aussagenlogik Semantik Redukt F J o Alle Klauseln, welche mindestens ein erfülltes Literal aus J enthalten, werden aus F entfernt. o Alle Literale, welche negiert in J vorkommen, werden aus ihren Klauseln in F entfernt. 8 / 28

9 Lösen des SAT-Problems Gegeben: o Eine Formel F F = [1, 3], [ 2, 5, 6], [ 1, 4, 6], [ 1, 2, 4, 5], [ 1, 2] o Eine leere partielle Interpretation J Gesucht: Ein Modell für die Formel, wenn vorhanden J = (1, 2, 3, 4, 5, 6) Frage: Wie kann ein solches Modell gefunden werden? 9 / 28

10 Lösen des SAT-Problems Davis Putman Logeman Loveland (DPLL) 1. Entscheidung für eine freie Variable keine freien Variablen SAT 2. Bildung des Redukts F J (Inferenz) Leere Klausel (Konflikt): o keine Entscheidungsliteral in J UNSAT o Entfernen der Literale aus J bis zur letzten Entscheidung und Negieren der letzten Entscheidung (Rücksprung) o Algorithmus bei 2. fortführen Unit Literale werden J hinzugefügt und es geht bei 1. weiter 10 / 28

11 Lösen des SAT-Problems Davis Putman Logeman Loveland (DPLL) F = [1, 3], [ 2, 5, 6], [ 1, 4, 6], [ 1, 2, 4, 5], [ 1, 2] 11 / 28

12 FPGA-SAT Hybrider SAT-Löser o Arbeitsteilung zwischen Host-PC und FPGA o Kommunikation über Ethernet o Grundlage ist DPLL Algorithmus Host-PC o Entscheidungsheuristic o Rücksprungberechnung FPGA o Inferenz von Literalen o Konflikterkennung 12 / 28

13 FPGA-SAT Systemüberblick 13 / 28

14 FPGA-SAT Literal - Arbiter 14 / 28

15 FPGA-SAT Propagation - Engine 15 / 28

16 FPGA-SAT Literal - Lookup 16 / 28

17 FPGA-SAT Status - Tabelle 17 / 28

18 Resultate Synthese Synthese für Xilinx Virtex 5 XC5VLX50T (ML505 Entwicklerboard) Formeln in 9-SAT 256 Variablen 32 Propagation Engines mit je 128 Klauseln (4096 Klauseln) Getaktet mit 125 Mhz 18 / 28

19 Resultate Experimente Vergleich von Software mit Hybrid Lösung Folgende Problem-Instanzen wurden ausgewählt: o Testfall 1 : Parallele Inferenz o Testfall 2 : Serielle Inferenz o Testfall 3 : Bereits vorhandenen Instanzen 19 / 28

20 Resultate Parallele Inferenz F Test1 = [1, 2], [1, 3],..., [1, 32], [1, 33] Durch erfüllen von l = 1 werden mehrere Unit Klauseln erzeugt 20 / 28

21 Resultate Serielle Inferenz F Test2 = [1, 2], [ 2, 3], [ 3, 4], [ 4, 5][ 5, 6],..., [ 100, 101] Durch erfüllen von l = 1 wird eine Inferenzkette erzeugt 21 / 28

22 Resultate Vorhandene Instanzen Eckdaten ausgewählter Problem-Instanzen Instanz Variablen Klauseln Gruppen anomaly.cnf flat-easy-1.cnf sat-4x8.cnf / 28

23 Resultate Vorhandene Instanzen Ausgewählter Problem-Instanzen im Vergleich Instanz Laufzeit PC Laufzeit FPGA Pakete Sendezeit anomaly.cnf 6,1 ms 10,2 ms 17 5,1 ms flat-easy-1.cnf 8,2 ms 22,0 ms 53 15,9 ms 289-sat-4x8.cnf 22,6 ms 60,7 ms ,7 ms 23 / 28

24 Fazit Pro FPGA-SAT o Bessere parallele Verarbeitung von Literalen o Gleiche Leistung bei serieller Verarbeitung von Literalen Kontra FPGA-SAT o Große Kommunikationslatenzen durch Ethernet-Schnittstelle o Lösbare Problem-Instanzen sind sehr klein 24 / 28

25 Ausblick Verbesserung der Kommunikationslatenz durch schnellere Schnittstelle (HT, PCIe) FPGA-SAT-Löser ohne Host-PC Größere Problem-Instanzen durch größere Speicher (SRAM auf ML505) und verbesserten Literal Lookup Nutzung moderner Lösungtechniken (CDCL) 25 / 28

26 Vielen dank für Ihre Aufmerksamkeit 26 / 28

27 Synthese Ergebnisse Logikelement Benutzt Verfügbar Ausnutzung LUTs % davon LUTs als Logik davon LUTs als Speicher FlipFlops % Block-RAM % davon 18 Kbit Block-RAM davon 36 Kbit Block-RAM / 28

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