Digital Design 2 Schaltnetze (kombinatorische Logik) Digital Design

Transkript

1 2 Schaltnetze (kombinatorische Logik) Schaltnetze realisieren eine Schalt- oder Vektorfunktion Y = F (X) X: Eingangsvektor mit den Variablen x 0, x 1, x n Y: Ausgabevektor mit den Variablen y 0, y 1, y m F: Zuordnungsvorschrift zwischen Eingangs- und Ausgabevariablen y 0 = f 1 (x 0, x 1, x n ) y 1 = f 1 (x 0, x 1, x n ) y m = f 1 (x 0, x 1, x n ) Ohne Berücksichtigung der Laufzeit sind die Ausgabevariablen eindeutig von den Eingangsvariablen bestimmt Richard Roth / FB Informatik und Mathematik Schaltnetze 1 21 Darstellung und Analyse Funktionsgleichung Wertetabelle KV-Diagramm Schaltplan Wertekombinationen der Eingangsvariablen Schaltplan Zwischenfunktionen Wertetabelle Funktionsgleichung Richard Roth / FB Informatik und Mathematik Schaltnetze 2

2 22 Synthese und Realisierungsformen Synthese von Schaltnetzen Richard Roth / FB Informatik und Mathematik Schaltnetze 3 Bei Vernachlässigung der Zeit für evtl Inversion von Signalen: Im Prinzip immer zweistufiges Schaltnetz möglich! Entwicklungsziele: Minimale Durchlaufzeit Minimaler Ressourcenverbrauch Aufbau mit einzelnen Verknüpfungsgliedern Aufbau mit bestimmten Gattertyp (zb: NOR oder NAND) Aufbau mit adressierenden Bauelementen (zb: Multiplexer, PROM) Realisierung mit programmierbaren Logikbauelementen (PALs, CPLDs, FPGAs) Richard Roth / FB Informatik und Mathematik Schaltnetze 4

3 23 Schaltnetze aus der Rechnertechnik (Aufbau durch einzelne Verknüpfungsglieder) 231Code-Umsetzer X X/Y Y Beispiele: DEC / BCD BCD / GRAY BIN / DEC BIN / 1 aus n (Adressdekodierung) BCD / 7-Segment Richard Roth / FB Informatik und Mathematik Schaltnetze 5 BCD/7-Segment-Dekoder Richard Roth / FB Informatik und Mathematik Schaltnetze 6

4 232Multiplexer Multiplexer mit zwei Eingängen (Entwicklung mit NANDs) Richard Roth / FB Informatik und Mathematik Schaltnetze 7 Auszug aus dem Datenblatt zum TTL-IC SN74151 Richard Roth / FB Informatik und Mathematik Schaltnetze 8

5 233Demultiplexer TTL-IC SN als Demultiplexer Richard Roth / FB Informatik und Mathematik Schaltnetze 9 234Komparator Richard Roth / FB Informatik und Mathematik Schaltnetze 10

6 Serien Erweiterung z B für einen Vergleich einer 16-Bit-Zahl: 4 Durchlaufzeiten; 4 x SN7485 Richard Roth / FB Informatik und Mathematik Schaltnetze 11 Parallel-Erweiterung zb für einen 16-Bit-Vergleich: 2 Durchlaufzeiten; 5 x SN 7485 Richard Roth / FB Informatik und Mathematik Schaltnetze 12

7 235 Rechenschaltungen 2351 Addierer Richard Roth / FB Informatik und Mathematik Schaltnetze 13 Normalform Paralleladdierer Ripple-Carry-Adder Richard Roth / FB Informatik und Mathematik Schaltnetze 14

8 Carry-Look-Ahead Allgemein: Allgemein: Richard Roth / FB Informatik und Mathematik Schaltnetze 15 2-Bit Addierer mit Carry-Look-Ahead Bildung der Stellensumme mit Antivalenzgliedern Richard Roth / FB Informatik und Mathematik Schaltnetze 16

9 Allgemein gilt für den Übertrag: Mit den Hilfsvariablen folgt: Damit: Richard Roth / FB Informatik und Mathematik Schaltnetze 17 4-Bit Addierer mit Carry Look Ahead Generator Richard Roth / FB Informatik und Mathematik Schaltnetze 18

10 Mit einer Gatterdurchlaufzeit von erhält man: Beim CLA: C 4 nach 3 (g i, p i nach 1 ; nach weiteren 2 erhält man C i ) Wenn C 3 feststeht erhält man S 3 man nach weiteren 3, dh nach 6 C 8 erhält man nach 5 und S 7 erhält man nach 8 Beim RCA: C 4 erhält man nach 8 (unter der Annahme, dass nur Volladdierer verwendet werden) und S 3 erhält man nach 9 C 8 erhält man nach 16 (unter der Annahme, dass nur Volladdierer verwendet werden) und S 7 erhält man nach 17 Richard Roth / FB Informatik und Mathematik Schaltnetze 19 Carry-Select-Addierer Prinzip: Es gibt separate Addierer für niederwertige und höherwertige Teile Die höherwertigen Additionen werden doppelt ausgeführt, einmal für C i gleich Null und einmal für C i gleich Eins Sobald der Übertrag aus der Addition des niederwertigen Teils feststeht, wird durch einen Umschalter das richtige Ergebnis der höherwertigen Teile ausgewählt (Zeitbedarf: plus 2 ) Richard Roth / FB Informatik und Mathematik Schaltnetze 20

11 2352 Subtrahierer einfache Möglichkeit: Addition des 2er-Komplementes; 2er-Komplement aus 1er-Komplement plus 1 aus [4] Richard Roth / FB Informatik und Mathematik Schaltnetze Multiplizierer Vorzeichenlose Multiplikation aus [4]: Richard Roth / FB Informatik und Mathematik Schaltnetze 22

12 2354 Dividierer ganzzahlige Division ohne Vorzeichen: A / B = Q plus R A = q n * 2 n * B + q n-1 * 2 n-1 * B + + q 1 * 2 1 * B + q 0 * 2 0 * B + R Algorithmus: 1 2 n * B von A abziehen! Wenn das Ergebnis < 0, dann ist q n = 0, ansonsten q n = 1 2 Von i = 1 bis n: Zu dem Ergebnis 2 n-i * B dazu addieren Falls Ergebnis < 0 dann ist q n-i = 0, Falls das Ergebnis > 0, dann ist q ni = 1 und es muss 2 n-i * B abgezogen werden 3 Falls der Rest negativ ist muss B addiert werden 4 In q i steht der Quotient und im Ergebnis steht der ganzzahlige Rest Richard Roth / FB Informatik und Mathematik Schaltnetze 23 Paralleler Dividierer Schaltung aus [4] Richard Roth / FB Informatik und Mathematik Schaltnetze 24

13 24 Aufbau mit Multiplexern Beispiel: Volladdierer Richard Roth / FB Informatik und Mathematik Schaltnetze 25 Volladdierer mit zwei 4-zu-1 Multiplexern Komparator mit für 2-Bit Zahlen mit zwei Multiplexern Richard Roth / FB Informatik und Mathematik Schaltnetze 26

14 25 Aufbau mit programmierbaren Bauelementen Beispiel: Volladdierer Wertetabelle Realisierung in einem PROM Richard Roth / FB Informatik und Mathematik Schaltnetze 27 Struktur eines PLAs (Progammable Logic Array) Richard Roth / FB Informatik und Mathematik Schaltnetze 28

15 Richard Roth / FB Informatik und Mathematik Schaltnetze Laufzeiteffekte (Hazards) siehe auch Beispiele von FH-Kiel Untersuchung folgender Übergänge: 1 A: 0 1 und B: A: 0 1 und B: 1 0 Richard Roth / FB Informatik und Mathematik Schaltnetze 30

16 c) Impulsdiagramme A: 0 1 und B: 0 1 A: 0 1 und B: 1 0 statischer Hazard statischer Hazard dynamischer Hazard Richard Roth / FB Informatik und Mathematik Schaltnetze Zusammenfassung Vielfältige Darstellungsmöglichkeiten von logischen Problemen Unterschiedliche Ziele bei der Synthese Im Prinzip immer (drei-) bzw zwei-stufiges Schaltnetz möglich Einsparung von Schaltelementen auf Kosten der Durchlaufzeit und umgekehrt Vielfältige Realisierungsmöglichkeiten von Algorithmen Erhöhung der Integrationsdichte mit adressierenden Bauelementen Flexible Schaltungsentwicklung mit programmierbaren Bauelementen Flexible "standardisierte" Entwicklung mit PALs und PLAs Laufzeiteffekte können Hazards erzeugen Richard Roth / FB Informatik und Mathematik Schaltnetze 32