LiSARD: LabVIEW integrated Softcore Architecture for Reconfigurable Devices
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- Vincent Koenig
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1 Firmenlogo LiSARD: LabVIEW integrated Softcore Architecture for Reconfigurable Devices Programmierbarer Rechenkern für rechenintensive Echtzeitdatenverarbeitung mit PXI-RIO Dr.-Ing. Alexander Pacholik Fachgebiet Rechnerarchitektur und Eingebettete Systeme Technische Universität Ilmenau Firmenlogo Gefördert durch die Deutsche Forschungsgemeinschaft DFG im Rahmen des Sonderforschungsbereiches 622.
2 Outline Beispielanwendung: NPMM-200 LabVIEW built-in Lösungen Datenfluss, SCTL, Beschränkungen Erweiterungsmöglichkeiten, µprozessor auf PXI-RIO LiSARD Rechenkern Konzept, Einbettung in Labview Programmentwicklung, Testmöglichkeiten Anpassbarkeit Performancevergleich Zusammenfassung & Ausblick
3 Herausforderung: Datenverarbeitungssystem der NPMM-200 Nanopositioning and Nanomeasuring Machine NPMM-200 Schlüsselparameter: Positionierbereich: 200x200x25 mm³ Auflösung: 0.8 nm 6 Freiheitsgrade DAQ/IO 40 analoge 666⅔ khz 20 analoge 8⅓ khz Gesamtzeit für Regelung: 120µs (8⅓kHz control loop) Low Latency Anforderungen verhindern die Nutzung des RT controllers im kritischen Pfad! Realisierung mit FPGA erforderlich.
4 Herausforderung: Datenverarbeitungssystem der NPMM RT RT 7853R rio R rio0 7853R rio1 Frequency 8.33 khz Control System Sequence Control System DAQ 8 AnalogIn kHz Processing pipeline: Meas. Data 83.3kHz Control DAQ 8 Analog 8 AnalogIn Out 8.3kHz 8.3kHz Mehrere Clock Domains Multi-Rate Computing Interface DIO (16Mhz, 16/16 Bit datawidth) Interface DIO (16Mhz, 32/4 Bit datawidth) Interface DIO (16Mhz, 32 Bit datawidth ) PCI Ethernet Function Data Acquisition Create Measurement Value (MV) MV PreProcessing Data Fusion (Routing) MV PostProcessing Supervisor Trajectory Generator Control Actuation Variable Output Data Logging Zeitschema erfordert Berechnung mit 83⅓ khz (12µs pro Stage) Obwohl Regelung bei 8⅓ khz, ist eine Realisierung mit 83⅓ khz erforderlich! Frequency khz Data Acquisition System RT 7853R rio0 7853R rio1 7854R rio2 7853R rio3 7813R rio4 7853R rio5 7853R rio6 7853R rio Frequency khz
5 Herausforderung: Datenverarbeitungssystem der NPMM-200 Complex processing system: Mehrere Clock Domains Multi-Rate Computing Komplexe Struktur Große Anzahl IOs 3 PXI Chassis 11 PXI-R FPGA Module Low Latency DIO Kommunikation Processing Pipeline Stages 83⅓ khz (12µs pro Stage) Komplexe Berechnungen (rekursive Filter) Fließkomma Arithmetik mit doppelter Genauigkeit FPGA-interne Lösung gesucht!
6 µprozessor Einbindung für PXI-RIO PXI backplane PXI FPGA card FPGA DIO µcontroller Clock/PLL Interrupt MMU µcontroller Core +1 ± * = JTAG Reset IO DAC ADC
7 Anforderungen an DSP-Rechenkern zur Einbindung in LabVIEW Rechenkern als Basis für DSP-Algorithmen Fließkomma-Arithmetik mit einfacher / doppelter Genauigkeit Einfache Einbettung in ein Applikationskonzept Re-Programmierung der Algorithmen ohne erneute FPGA-Compilierung Reuse des Rechenkerns (andere Algorithmen) mit geringem Aufwand. Anpassbarkeit des FPGA-Ressourcenbedarfs an den Einsatzzweck. Testmöglichkeit der Lösungen in LabVIEW. möglichst ausschließliche Realisierung in LabVIEW.
8 LabVIEW built-in Lösungen (FPGA) Labview-Diagramm (Datenfluss) => Abstrakt Beliebig komplexe Funktionen kombinierbar Implizite Synchronisation Reentrant/Non-Reentrant Automatisches Pipelining begrenzt (High Troughput functions) SCTL-Diagramm => VHDL-äquivalant Explizite Synchronisation Parallele Abläufe/ Strukturen Pipelining manuell Benutzerdefinierte Erweiterungen: CLIP HDL-Node / IP-Integration Node Komplexe Funktionen erfordern manuelles Scheduling hoher Aufwand ( µcontroller)
9 Standard µprozessor auf PXI-RIO LabVIEW Modell LabVIEW Model IP Core C Code ASM Code IDE PXI backplane Life-Cycle Modell PXI embedded controller with LabVIEW RT PXI FPGA card Data acquisition and output ADC DAC Software Standard soft-cpu JTAG DIO PC Separate Entwicklungsumgebung Hohe Komplexität des Entwurfsprozesses
10 Einbettung des LiSARD-Core in LabVIEW LabVIEW Modell LabVIEW Model ASM- Code LabVIEW Model PXI backplane Life-Cycle Modell PXI embedded controller with LabVIEW RT PXI FPGA card Data acquisition and output ADC DAC Software LiSARD soft-cpu DIO Entwicklungsumgebung als LabVIEW-Bibliothek Verringerte Komplexität des Entwurfsprozesses
11 Konzept des LiSARD-Rechenkerns - Überblick Program Sync. Input Registers Program Interface Core Pipeline Data Interface Sync. Output Registers Data Struktur: LabVIEW-Arrays als Register für Input und Output Synchronisation mit 2- Draht-Handshake (ähnlich High- Troughput-Functions) Konfiguration durch Initialisierung von Programm & Datenspeicher Debugging
12 Der LiSARD-Rechenkerns im Detail Program Read Interface Instruction Decoder Source1 Source2 ExecuteMode WriteBackOperation Target Input Registers Data Read Interface ALU MUX Output Registers Data Write Interface Instruction Fetch Instruction Decode Operand Fetch Execute Write Back Schlanke VLIW Architektur Auf mehrere ALUs erweiterbar
13 Der LiSARD-Rechenkerns im Detail
14 Programmentwicklung Design Entry Design Entry Dataflow Graph Dataflow Optimization Assembler Source Instruction Scheduling Binary Code Transformation extern LabVIEW-VI Programmentwicklung mittels LabVIEW-Bibliothek Programm- Configuration Während FPGA-Erstellung durch -Initialization-VIs Zur Laufzeit mittels Debug-Interface Optimierung durch externe Werkzeuge möglich
15 Testmöglichkeiten in LabVIEW LabVIEW Modell ASM-Code, Daten,Trace (interaktiv) LabVIEW Modell LabVIEW Modell PXI backplane Testmodell Debug- Interface PXI embedded controller with LabVIEW RT PXI FPGA card ADC DAC Software LiSARD soft-cpu DIO Effektives Debugging für kleine und mittelkomplexe Algorithmen basierend auf Algorithmen-Iteration Erweiterbar auf Debugging der Befehlsschritte für komplexere Algorithmen
16 Variabilität des Rechenkerns Sync. Program Input Registers Program Interface Core Pipeline Data Interface ± * = Sync. Output Registers Data Variationsmöglichkeiten: Operandentyp (SGL/DBL) ALU-Operationen (ADD, MUL, DIV, SQRT, EXP, SIN, COS, Int2Float, Float2Int) Programmspeicher Datenspeicher Konstantenspeicher (optional) Registergröße für Inputs/Outputs
17 Beispiel: Kalman Filter Realisierungsvarianten RT Controller PXI backplane FPGA direkt mit HDL-Nodes PXI backplane Kalman filter PXI Embedded controller with LabVIEW RT PXI FPGA card Data acquisition and output ADC DAC DIO PXI embedded controller with LabVIEW RT PXI FPGA card Data acquisition and output ADC DAC Kalman filter DIO External DSP PXI backplane LiSARD Softcore PXI backplane PXI embedded controller with LabVIEW RT PXI FPGA card Data acquisition and output ADC DAC DIO TI C6713 DSP module DIO Kalman filter PXI embedded controller with LabVIEW RT PXI FPGA card Data acquisition and output ADC DAC Kalman filter soft-cpu DIO
18 Beispiel Performancevergleich Ressourcenauslastung in % Slice registers Slice LUTs FPGA res. min. FPGA spd. max. FPGA w / DSP Softcore Zeit in µs Execution Data transfer FPGA spd. max. FPGA w / DSP RT controller FPGA res. min. Softcore Kalman-Filter als LiSARD-Softcore benötigt weniger Ressourcen als direkte Realisierung mit HDL-Nodes in LabVIEW Bessere Performance als externe Realisierung (RT-Controller, DSP), ähnliche oder bessere als mit HDL-Nodes in LabVIEW
19 Zusammenfassung Prozessnahe Datenverarbeitung auf FPGAs durch LiSARD Rechenkern Rechenleistung des LiSARD mit DSPs vergleichbar Leichte Integration in LabVIEW FPGA Programme Programmentwicklung / Debugging innerhalb von LabVIEW Erhöhung der Integrationsdichte anspruchsvolle Applikationen mit PXI-FPGA Systemen
20 Ausblick & Visionen Programmgenerierung aus LabVIEW-Vis Wizard-Konfiguration / Auto-Konfiguration Direkte Einbindung outside SCTL Unterstützung für Hochsprachen Komfortableres Debugging
21 Vielen Dank! Fragen?
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