Verifikation mit OVM/System Verilog Embedded Computing Conference 2009

Transkript

1 ECC 2009 Verifikation mit OVM/System Verilog Embedded Computing Conference 2009

2 Wohin geht die Zukunft? IME, 2004 Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

3 Übersicht 1. Generelle Verifikationsaspekte 2. Was kann SystemVerilog (besser als VHDL) 3. Was ist die Open Verification Methodology 4. Erfahrungen am IME / Fazit Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

4 1 Generelle Verifikationsaspekte Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

5 Wann ist die Funktion korrekt? Completion Metrics Frage Wann sind wir mit der Verifikation fertig? Antwort Wenn folgende beiden Fragen mit ja beantwortet werden können. Functional Coverage Haben wir alle in der Spec geforderten Funktionen überprüft? Code Coverage + Haben wir den gesamten Code verifiziert? Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

6 Entscheidung mittels Code und Functional Coverage Y Code Coverage ok? N Y Functional Coverage ok? N Y Functional Coverage ok? N Fertig Beide Anforderungen sind erfüllt. Design nok Nicht alle Funktionen implementiert. Metriken nok Es gibt nicht verifizierte Funktionen. TB nok Nicht alle Funktionen verifiziert. Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

7 2 Was kann SystemVerilog (besser als VHDL) HDVL vs. VHDL Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

8 Transaction Level Modeling (TLM) in der Verifikation Abstraktionsebende Transaction Level Register Transfer Level Gate Level Physical Level Zeit Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

9 Objekt-orientierte Programmierung (OOP) in der Verifikation Der Unterschied zwischen einem objektorientierten Programm und einer Testbench ist gering. Eine Testbench ist ein Netzwerk von untereinander kommunizierender Blöcke. OOP arbeitet mit der Definition und Analyse von interagierenden Objekten. Objekte sind von der Form "Ist ein" oder "Hat ein" und kommuniziert via Interfaces. OOP eignet sich ideal um die Probleme einer Testbench zu lösen. Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

10 Verilog 2001 wird erweitert zu SV - System Verilog Misc Language Enhancements Task and Function Classes Interface OOP Verilog 2001 SVA Randomization & Constraints Threads & Interprocess Com. Functional Coverage Constrained Random Functional Coverage SVA Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

11 3 Was ist die Open Verification Methodology ( Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

12 OVM-Testbench PL: Pin Level TL: Transaction Level TL TL<>PL PL TL<>PL TL Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

13 Transaktoren Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

14 Operatoren Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

15 Analysatoren und Kontroller Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

16 Operations-Bereich und Analyse-Bereich Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

17 Kommunikations-Komponenten Put A B Get A B Transport A B Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

18 Blocking vs. Nonblocking Blocking Beim Aufruf eines Blocking-Tasks wird so lange gewartet, bis dieser beendet ist Während Blocking Statements kann Zeit verstreichen Nonblocking Beim Aufruf einer Nonblocking-Funktion gibt es keinen zeitlichen Unterbruch Während Nonblocking Statements darf keine verstreichen Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

19 Beispiel: Blocking vs. Nonblocking Der Producer generiert laufend Zufallszahlen Der Consumer überprüft regelmässig, ob eine neue Zufallszahl bereit steht Falls Ja: Dann gibt er diese auf die Konsole aus Nonblocking Get Falls Nein: Meldet er dies ebenfalls auf der Konsole Blocking Get Falls Nein: Dann wartet er bis eine Zufallszahl bereit ist. Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

20 Channel In diesem Beispiel werden A und B nicht direkt, sondern via ein Fifo verbunden. Das Fifo übernimmt die Synchronisation der Daten. Put A Fifo Get B Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

21 4 Erfahrungen am IME / Fazit Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

22 OVM Testbench für Ampelsteuerung ampel_top Scoreboard Cover Monitor Stimulus FIFO Driver DUT Checker Lengende: OVM VHDL SV Clock Reset Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

23 LifeClipper2 (Augmented Reality, Erweiterte Wirklichkeit) Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

24 DUT: RGB-to-YUYV Converter RGB:Red, Green, Blue, je 8-Bit pro Pixel = 24 Bit YUYV: Je 8-Bit Luminescence pro Pixel (Y) Je 16-bit Chromance pro 2 Pixel (U und V) 24-Bit pro Pixel 16-Bit pro Pixel Berechnung: Y = *Red *Green *Blue U = *Red *Green *Blue V = 0.5 *Red *Green *Blue Pipeline: Erste 16-Bit "YU" Information kann erst berechnet werden, nachdem das zweite Pixel angekommen ist Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

25 Überblick über die ganze Test-Umgebung Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

26 Ablauf der Testbench - do_test() Banner Elaborate Configure Run All Run Kill All Report Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

27 Fazit SV / OVM bieten interessante Konzepte und Möglichkeiten Zusatznuten ist grösser für Verilog-User als für VHDL-User Unterstützung nur von High-end Tools Initialaufwand für erste Verifikationsumgebung ist hoch Wiederverwendbarkeit ich gross und einfach IME verwendet SV / OVM als weitere Alternative zu bestehenden Verifikationsmethoden Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

28 Abkürzungen in der Verifikation ABV Assertion Based Verification CRT Constrained Random Test DUT Design under Test e Specman Elite GL Gate Level OOP Objekt-orientierte Programmierung OVA Open Vera Assertions OVM Open Verification Method OVL Open Verification Library PL Pin Level PSL Property Specification Language RTL Register Transfer Level SV System Verilog TL Transaction Level TLM Transaction Level Modeling Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch