GTI Bonus VHDL - EXTRA
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- Inken Schmitz
- vor 6 Jahren
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1 1 GTI Bonus VHDL - EXTRA
2 2 Beschreibung Gegeben seien die Moore- (Abbildung 1) und Mealy-Automaten (Abbildung 2) der Armbanduhr aus Übungsblatt 11.
3 3 Beschreibung Gegeben seien die Moore- (Abbildung 1) und Mealy-Automaten (Abbildung 2) der Armbanduhr aus Übungsblatt 11. b/00 p = 0 b/01 p = 0 s0 b/00 p = 1 s1 b/11 P = 1 b/01 P = 1 s3 b/10 p = 1 s2 b/11 p = 0 b/10 p = 0
4 4 Beschreibung Diese sollen nun exemplarisch in VHDL implementiert werden. Als Anfangszustand soll die aktuelle Uhrzeit angegeben werden. Mittels eines taktsynchronen Reset-Signals soll der Automat in den Anfangszustand versetzt werden können. Beschränken Sie sich bei der Umsetzung als case-anweisung dabei auf die ersten beiden Zustände des jeweiligen Automaten.
5 5 a. Implementieren Sie den oben entworfenen Moore-Automat indem Sie die einzelnen Zustände explizit als eigenen Typ definieren. Hinweis: Typ wird durch type angegeben
6 6 a. Implementieren Sie den oben entworfenen Moore-Automat indem Sie die einzelnen Zustände explizit als eigenen Typ definieren. Entity: entity uhr is port( Reset b i_clk, i_rst, i_b : in std_logic; o_p : out std_logic ); end entity uhr; uhr Takt p
7 7 a. Implementieren Sie den oben entworfenen Moore-Automat indem Sie die einzelnen Zustände explizit als eigenen Typ definieren. Architecture: Reset architecture moore of uhr is --interne Signale 1-Bit Signal signal p : std_logic; uhr p Takt signal control : std_logic_vector(0 to 1); Kodierung des Zustandes b --Einbindungen von anderen Entitys begin --eigentlicher Code end architecture moore; Bitvektor (d.h. mehrere Bits) Vgl. mit einem Array (control[0] & control[1]) Also zwei Bit breites Wort
8 8 a. Implementieren Sie den oben entworfenen Moore-Automat indem Sie die einzelnen Zustände explizit als eigenen Typ definieren. architecture moore of uhr is signal p : std_logic; signal control : std_logic_vector(0 to 1); type moore_states is (s0, s0_1, s1, s1_2, s2, s2_3 s3, s3_0); signal state : moore_states; begin end architecture moore; Nimmt neuen Typ an Definition eines Signaltyps WICHTIG: Eine Möglichkeit in der Klausur seine Zustände darzustellen!
9 9 architecture moore of uhr is begin FSM : process(i_clk) begin if rising_edge(i_clk) then [sequentieller Code] Optionaler Name end process FSM; end architecture moore; Sensitivitätsliste Bei jeder steigenden Flanke von i_clk process: Immer wenn sich ein Signal der Sensitivitätsliste ändert, wird der process durchlaufen
10 10 Mittels eines taktsynchronen Reset-Signals soll der Automat in den Anfangszustand versetzt werden können. if rising_edge(i_clk) then if i_rst = '1' then else state <= s0; control <= 00 ; p <= '0'; Wertzuweisung bei Signalen mit <=; eigene Typen ohne Anführungszeichen Bitvektorzuweisung mit Std_logic-Zuweisung mit
11 11 Zustandsübergang für die ersten beiden Zustände Typ nach dem unterschieden werden soll else case state is Werteabfrage when s0 => control <= 00 ; p <= '0'; if b = '1' then state <= s0_1; else state <= s0; end case;
12 12 Zustandsübergang für die ersten beiden Zustände else case state is when s0 => when s0_1 => control <= 00 ; p <= '1'; state <= s1; when s1 => end case;
13 13 Zustandsübergang für die ersten beiden Zustände else case state is when s0 => when s0_1 => when s1 => -- Folgezustände analog (Musterlösung online -> Klausurvorbereitung) end case;
14 14 architecture moore of uhr is begin FSM : process(i_clk) begin if rising_edge(i_clk) then [sequentieller Code] end process FSM; o_p <= p; end architecture moore; Unser internes p, wird auf das externe p des Entity gelegt
15 VHDL One-Hot 15 b. Implementieren Sie den oben entworfenen Mealy-Automat indem Sie die einzelnen Zustände mittels einer one-hot-kodierung definieren. Hinweis: One-Hot-Codierung: z.b. 1000, 0100, 0010, 0001 d.h. wir haben eine wandernde Eins für jeden Zustand ein Bit
16 VHDL One-Hot 16 architecture mealy of uhr is Konstantenzuweisung: Einmalig (!) mit := constant s0 : std_logic_vector(0 to 3) := 1000 ; constant s1 : std_logic_vector(0 to 3) := 0100 ; constant s2 : std_logic_vector(0 to 3) := 0010 ; constant s3 : std_logic_vector(0 to 3) := 0001 ; signal state : std_logic_vector(0 to 3); signal state_next : std_logic_vector(0 to 3); signal control : std_logic_vector(0 to 1); begin end architecture mealy;
17 VHDL One-Hot 17 architecture mealy of uhr is [...] begin Synchroner Prozess für jeden Takt next_state_logic : process (i_clk) begin if rising_edge(i_clk) then if i_rst = '1' then state <= s0; else state <= state_next; end process next_state_logic; Synchrones Reset Synchroner Übergang zum nächsten Zustand
18 VHDL One-Hot 18 end process; FSM : process(state, b) begin control <= 00 ; p <= '0'; case state is when s0 => when s1 => end case; end process FSM; Asynchroner Prozess, welcher bei Änderung von state oder b ausgeführt wird Zustandsübergänge
19 VHDL One-Hot 19 when s0 => if b = '1' then control <= 01 ; state_next <= s1; else control <= 00 ; state_next <= s0; when s1 => end case; b/00 p = 0 b/01 p = 0 s0 s3 b/11 p = 0 b/11 P = 1 b/00 p = 1 b/10 p = 1 s1 s2 b/01 P = 1 b/10 p = 0
20 VHDL One-Hot 20 when s1 => if b = '1' then control <= 10 ; state_next <= s2; else control <= 01 ; state_next <= s1; when s2 => end case; b/00 p = 0 b/01 p = 0 s0 s3 b/11 p = 0 b/11 P = 1 b/00 p = 1 b/10 p = 1 s1 s2 b/01 P = 1 b/10 p = 0
21 VHDL One-Hot 21 end case; end process FSM; o_p <= p; end architecture mealy;
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