Hardwarepraktikum WS 1997/98. Versuch 4. Sequentielle Systeme I

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1 Hardwarepraktikum W 997/98 hemnitz, Hardwarepraktikum W 997/98 Versuch 4 equentielle ysteme I Jan Horbach, 758 hris Hübsch, 7543 Lars Jordan, 7560 eite

2 Hardwarepraktikum W 997/98 hemnitz, Aufgabe Untersuchen ie theoretisch und praktisch die Wirkungsweise des nachfolgend dargestellten taktzustandsgesteuerten -FF! Vergleichen ie das Verhalten der beiden Varianten! Anm.: ie Negatoren und der AN-O-Inverter sollen die gleiche Verzögerungszeit von 2 ns besitzen. Variante : N Variante 2: 2 N NN 2 Vorbetrachtung: Zur theoretischen Untersuchung dieser beiden chaltungsvarianten eignet sich am besten eine Beschreibung und imulation in VHL. ie VHL-Beschreibung kann wie folgt realisiert werden: entity vnot is generic (tverz : time := 2 ns); port (x : in bit; z : out bit); end vnot; architecture verh of vnot is z <= not x after tverz; end verh; entity vandnor is generic (tverz : time := 2 ns); port (x,x2,y,y2 : in bit; z : out bit); end vandnor; eite 2

3 Hardwarepraktikum W 997/98 hemnitz, architecture verh of vandnor is signal a,a2 : bit; a <= x and x2; a2 <= y and y2; z <= a nor a2 after tverz; end verh; entity schaltung is port (c,d : in bit; f,fn : out bit); end schaltung; architecture variante of schaltung is component vnot generic (tverz : time := 2 ns); port (x : in bit; z : out bit); component vandnor generic (tverz : time := 2 ns); port (x,x2,y,y2 : in bit; z : out bit); for all: vnot use entity work.vnot (verh); for all: vandnor use entity work.vandnor (verh); signal cn,q,qn : bit; n: vnot port map (c,cn); an: vandnor port map (c,d,cn,q,qn); n3: vnot port map (qn,q); f <= q; fn <= qn; end variante; architecture variante2 of schaltung is component vnot generic (tverz : time := 2 ns); port (x : in bit; z : out bit); component vandnor generic (tverz : time := 2 ns); port (x,x2,y,y2 : in bit; z : out bit); for all: vnot use entity work.vnot (verh); for all: vandnor use entity work.vandnor (verh); signal cn, cnn, s, s2, q2, q2n : bit; n: vnot port map (c,cn); n2: vnot port map (cn,cnn); an: vandnor port map (cnn,d,cn,q2,q2n); n3: vnot port map (q2n,q2); f <= q2; fn <= q2n; end variante2; entity test is end test; architecture test of test is component schaltung port (c,d : in bit; f,fn : out bit); for v: schaltung use entity work.schaltung (variante); for v2: schaltung use entity work.schaltung (variante2); signal c,d,q,qn,q2,q2n : bit; v: schaltung port map (c,d,q,qn); v2: schaltung port map (c,d,q2,q2n); end test; eite 3

4 Hardwarepraktikum W 997/98 hemnitz, abei erhielten wir folgende ignalverläufe: ns c d q qn q2 q2n Bedeutung Anfangszustand vor imulationsn : : : : : : : : : : : : : : : : : : : : : Beide Varianten schwingen. ieser Fall dürfte allerdings im Experiment nicht eintreten, da hier ein Zustand vorliegt, in dem der Wert am Ausgang gleich dem am negierten Ausgang ist. In Wirklichkeit übernimmt der Ausgang nach 2 ns den negierten Wert des negierten Ausgangs, so daß dort unterschiedliche Belegungen herrschen. Hier stellt sich nach einer Einschwingzeit von 2 bzw. 8 ns ein stabiler Wert an den Ausgängen ein. Variante schwingt. ieser Fall müßte im Experiment nachzuweisen sein, da hier eine gültige Ausgangsbelegung herrscht, und das eine Flip-Flop trotzdem schwingt. as liegt daran, daß wegen periodisch schwingt, und diese Pegel nach 2 ns negiert übernimmt, aber nach dieser Zeit bereits wieder umgeschalten hat, da es vom alten Zustand von beeinflußt wurde (siehe auch unten). Variante schwingt weiter, während Variante 2 immer noch stabil bleibt. Nach einer Einschwingzeit von 4 bzw. 6 ns gehen beide Varianten in einen stabilen Zustand über. Hier beträgt die Einschwingzeit bei beiden 4 ns, und wieder stellt sich ein stabiler Zustand ein. Nach 4 ns sind beide Varianten wieder in einem stabilen Zustand......der in diesen beiden Fällen auch erhalten bleibt. en Fall, in dem Variante schwingt, kann man auch theoretisch herleiten. Man geht dabei davon aus, daß, wenn überhaupt ein solcher Fall möglich ist, eine Art Transportbedingung erfüllt sein muß, d.h. eine Pegeländerung an muß beeinflussen und umgekehrt. In unserem Fall bedeutet das, daß N= (=0) sein muß, damit eine Änderung an überhaupt durch das obere AN weitergeleitet werden kann. Weiterhin darf das untere AN nicht ständig liefern, damit das NO dahinter nicht ständig 0 liefert. as ist aber durch =0 bereits erfüllt. Untersucht man nun diesen Fall, erkennt man: eite 4

5 Hardwarepraktikum W 997/98 hemnitz, t N ie Verzögerung bei führt N dazu, daß zum erstenmal schwingt, was einen chwingvorgang bei auslöst, was wiederum beeinflußt. Bei Variante 2 kann das nicht passieren, wie man leicht aus folgendem iagramm sieht: t N NN 2 2 ie zusätzliche Verzögerung bei NN bewirkt, daß der Anfangszeitpunkt zum Beginn der chwingung verpaßt wird, so daß solch eine chwingung gar nicht erst auftreten kann. urchführung Bei der praktischen urchführung ergaben sich genau die erwarteten Ergebnisse. en chwingungsfall erreichten wir mit folgendem Versuchsaufbau: Variante : Kabellänge in cm N eite 5

6 Hardwarepraktikum W 997/98 hemnitz, Aufgabe 2 Vergleichen ie theoretisch und praktisch ein als JK-FF beschaltetes taktflankengesteuertes -FF mit einem JK-M-FF. Als -FF soll eine Hälfte des TTL-chaltkreises N7474, als JK- M-FF ein TTL-chaltkreis N7472 zum Einsatz kommen. ie Flip-Flops seien durch die nachfolgend dargestellten Ersatzschaltungen beschrieben. Aufgabe 2. Gegenstand der Aufgabe 2 sind 2 Flip-Flops, ein als JK- beschaltetes taktpegelgesteuertes - FF (N7474) und ein JK-M-Flip-Flop (N7472). Im ersten Teil der Aufgabe sind bei beiden die Funktionen etzen, ücksetzen, peichern sowie Toggeln anzulegen, wobei bei dem JK-M-FF eine Änderung der aten nur erfolgen soll, wenn der Master gesperrt ist. Vorüberlegung Um ein taktpegelgesteuertes -FF so zu beschalten, daß es wie ein JK-FF reagiert, ist es notwendig, erst einmal die chalttabelle des JK-FF zu untersuchen. J t K t t t t Aus dieser Tabelle ergibt sich folgende chaltfunktion: + = J K J K JK t t t t t t t t t abei ist zu beachten, daß der Wert von t + beim Toggeln auch von t abhängt. Aus dieser chaltfunktion ergibt sich folgende kombinatorische chaltung (Adapter), die vor das -FF zu setzen ist: J K eite 6

7 Hardwarepraktikum W 997/98 hemnitz, eite 7 urchführung Für den theoretischen Vergleich der beiden Flip-Flops wurden in VHL folgende chaltungen beschrieben: N7474 J K N7472

8 Hardwarepraktikum W 997/98 hemnitz, J K J K Adapter N7474 J N K 2 er Negator vor dem N7472 ist dafür da, daß beide Flip-Flops mit der gleichen Flanke schalten. Nun wurden an die ateneingänge die geforderten Belegungen angelegt. Als Ergebnis kann gesagt werden, daß beide Flip-Flops gleich reagieren. er praktische Versuch hat das theoretische Ergebnis bestätigt. J K t+ t+ 2 t+ 2 t+ 0 0 t+ t+ 2 t+ 2 t t+ t+ 2 t+ 2 t+ eite 8

9 Hardwarepraktikum W 997/98 hemnitz, Aufgabe 2.2 urchführung Im zweiten Teil ist an beide Flip-Flops eine Testfolge anzulegen. azu ist eine geringfügige Änderung an der Verleichsschaltung notwendig. ie ignale J, K und werden zu internen ignalen und es kommen noch zwei ignale intern hinzu: und. An diese ignale wird nun folgende Testfolge angelegt: K 0 J 0 t ie imulation mit VHL lieferte folgendes Ergebnis: t K J Es ist zu beobachten, daß sich die beiden Flip-Flops unterschiedlich verhalten. Bei dem als JK-beschalteten -FF tritt keine Änderung an den Ausgängen ( und ) auf, da der Takt dort auf 0 liegt. Bei dem JK-M-FF verhält es sich etwas anders. urch den vorgeschalteten eite 9

10 Hardwarepraktikum W 997/98 hemnitz, Negator wird der Master bei =0 aktiv. adurch wird die Änderung an J wirksam (der Master wird gesetzt). as anschließende auf 0 etzen von J bewirkt, daß der Master den vorherigen Zustand speichert (K ist die ganze Zeit auf 0). Beim Wechsel des Pegels von auf wird der Master inaktiv und das intern gespeicherte Ergebnis wird von lave auf die Ausgänge 2 und 2 durch geschaltet. ieses Ergebnis unterscheidet sich natürlich von den Werten, die an dem -FF anliegen. entity gnand3 is generic (tverz:time:=0 ns); port (x, x2, x3: in bit; end gnand3; architecture dfluss of gnand3 is y <= not (x and x2 and x3) after tverz; entity gnand2 is generic (tverz:time:=0 ns); port (x, x2: in bit; end gnand2; architecture dfluss of gnand2 is y <= not (x and x2) after tverz; entity gnot is generic (tverz:time:=0 ns); port (x: in bit; end gnot; architecture dfluss of gnot is y <= not x after tverz; dies ist das -FF entity N7474 is port (q,,, q: in bit;, q: out bit); end N7474; architecture struct of N7474 is component gnand3 generic (tverz:time); port (x, x2, x3: in bit; for all: gnand3 use entity work.gnand3(dfluss); signal s, s2, s3, s4, s5, s6:bit; eite 0

11 Hardwarepraktikum W 997/98 hemnitz, u: gnand3 generic map ( 9 ns) port map(s2, q, s4, s); u2: gnand3 generic map ( ns) port map(, q, s5, s4); u3: gnand3 generic map ( 9 ns) port map(q, s,, s2); u4: gnand3 generic map ( ns) port map(s2, s4,, s5); u5: gnand3 generic map ( 9 ns) port map(q, s2, s6, s3); u6: gnand3 generic map ( ns) port map(s3, s5, q, s6); <= s3; q <= s6; dies ist das JK-M-FF entity N7472 is port (q, J,, K, q: in bit;, q: out bit); end N7472; architecture struct of N7472 is component gnand3 generic (tverz:time); port (x, x2, x3: in bit; component gnand2 generic (tverz:time); port (x, x2: in bit; component gnot generic (tverz:time); port (x: in bit; for all: gnand3 use entity work.gnand3(dfluss); for all: gnand2 use entity work.gnand2(dfluss); for all: gnot use entity work.gnot(dfluss); signal s, s2, s3, s4, s5, s6, s7, s8, cq :bit; u: gnand3 generic map (0 ns) port map(s8, J,, s); u2: gnand3 generic map (0 ns) port map(, K, s4, s5); u3: gnand3 generic map ( ns) port map(q, s, s6, s2); u4: gnand3 generic map ( 9 ns) port map(s2, s5, q, s6); u5: gnand2 generic map (0 ns) port map(s2, q, s3); u6: gnand2 generic map (0 ns) port map(q, s6, s7); u7: gnand3 generic map ( ns) port map(q, s3, s8, s4); u8: gnand3 generic map ( 9 ns) port map(s4, s7, q, s8); u9: gnot generic map (0 ns) port map(, cq); <= s4; q <= s8; der Adapter vor dem -FF entity adapter is port (, J, K, q: in bit; : out bit); end adapter; eite

12 Hardwarepraktikum W 997/98 hemnitz, architecture struct of adapter is component gnand2 generic (tverz:time); port (x, x2: in bit; component gnot generic (tverz:time); port (x: in bit; for all: gnand2 use entity work.gnand2(dfluss); for all: gnot use entity work.gnot(dfluss); signal s, s2, s3: bit; u: gnand2 generic map (0 ns) port map (q, J, s); u2: gnand2 generic map (0 ns) port map (s, s3, ); u3: gnot generic map (0 ns) port map (K, s2); u4: gnand2 generic map (0 ns) port map (s2,, s3); entity compare is port (J, K, : in bit;, q, 2, q2: out bit); end compare; architecture struct of compare is component N7472 port (q, J,, K, q: in bit;, q: out bit); component adapter port (, J, K, q: in bit; : out bit); component N7474 port (q,,, q: in bit;, q: out bit); signal s, s2, s3, s4: bit; signal one:bit:=''; process (c) s4 <= not ; end process; u_sn7472 : N7472 port map(one, J, s4, K, one, 2, q2); u_adapter: adapter port map(s2, J, K, s3, s); u_sn7474 : N7474 port map(one, s,, one, s2, s3); <= s2; q <= s3; entity compare2 is port (, q, 2, q2: out bit); end compare2; eite 2

13 Hardwarepraktikum W 997/98 hemnitz, architecture struct of compare2 is component N7472 port (q, J,, K, q: in bit;, q: out bit); component adapter port (, J, K, q: in bit; : out bit); component N7474 port (q,,, q: in bit;, q: out bit); signal s, s2, s3, s4: bit; signal sq, rq, c, j, k:bit; process (c) s4 <= not ; end process; Testfolge laut kript sq <= ''; rq <= '0', '' after 000 ns; c <= '0', '' after 4000 ns; k <= '0'; j <= '0', '' after 2000 ns, '0' after 3000 ns; u_sn7472 : N7472 port map(sq, J, s4, K, rq, 2, q2); u_adapter: adapter port map(s2, J, K, s3, s); u_sn7474 : N7474 port map(sq, s,, rq, s2, s3); <= s2; q <= s3; eite 3