Was sind die Vor- und Nachteile von asynchronen bzw. synchronen Resets?
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- Irmela Simen
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1 1 Linting Guidelines Was sind die Vor- und Nachteile von asynchronen bzw. synchronen Resets? Weshalb dürfen kombinatorische Schleifen nicht auftreten und wie können sie vermieden werden? Was ist beim Treiben asynchroner Pins zu beachten? Welcher Effekt kann dabei auftreten? Zeigen Sie anhand einer Skizze welche Schwierigkeiten bei verschiedenen Clock Domänen enstehen. Wie können die Probleme gelöst werden? Was versteht man unter manuellem Clock Gating? Welche Probleme sind damit verbunden? 2 VHDL Synthese Folgende zwei Codebeispiele sollen synthetisiert werden. Skizzieren Sie die Ergebnisse des Elaborate Schrittes. Zähler counter : process (clk, reset) if (reset = 1 ) then count <= 0; elsif (clk = 1 and clk event) then count <= count + 1; Automat state : process (clk, reset) if (reset = 1 ) then state <= "00"; elsif (clk = 1 and clk event) then if (enable = 1 ) then state <= next_state; output: process (state) if (state = "00") then o <= 0 ; elsif (state = "01") then o <= 1 ; else o <= 0 ; Besprechung der Aufgaben: Seite 1
2 trans: process (state, i) case (state) is when "00" => if (i = 1 ) then next_state <= "01"; else next_state <= "00"; when "01" => if (i = 1 ) then next_state <= "00"; else next_state <= "01"; when others => next_state <= "00"; end case; 3 Resource Sharing Was versteht man unter Resource Sharing? Fertigen Sie zum Beispiel aus der Vorlesung (Kapitel 3.1 / Folie 20) Blockschaltbilder an. 4 SDC-Constraints Gegeben sind folgende Constraints im SDC-Format. Welche Bedeutungen haben die Constraints? Stellen Sie die Constraints visuell in einem Blockschaltbild dar. # clock definition create_clock [get_ports clk] -name master_clock -period 40 set_clock_latency 1 [get_clocks master_clock] set_clock_latency -source 0.1 [get_clocks master_clock] -early set_clock_latency -source 3 [get_clocks master_clock] -late set_clock_transition -min 0.1 [get_clocks master_clock] set_clock_transition -max 1 [get_clocks master_clock] set_clock_uncertainty -setup 0.5 [get_clocks master_clock] set_clock_uncertainty -hold 0.5 [get_clocks master_clock] # definition of virtual clock for IOs create_clock -name master_clock_v -period 40 set_clock_latency -source 4.5 [get_clocks master_clock_v] -early Besprechung der Aufgaben: Seite 2
3 set_clock_latency -source 7.5 [get_clocks master_clock_v] -late # reset definition set_ideal_network [get_port arst_n] set_false_path -fall_from [get_ports arst_n] # exclude high fanout network set_ideal_network [get_port se] # constraint IO set_input_delay 3 -max -clock master_clock_v \ [remove_from_collection [all_inputs] clk] set_input_delay 0.1 -min -clock master_clock_v \ [remove_from_collection [all_inputs] clk] set_output_delay 3 -max -clock master_clock_v \ [remove_from_collection [all_outputs] clk] set_output_delay 0.1 -min -clock master_clock_v \ [remove_from_collection [all_outputs] clk] set_drive -max 0.4 [remove_from_collection [all_inputs] clk] set_drive -min 0.01 [remove_from_collection [all_inputs] clk] set_load -max 5.0 [remove_from_collection [all_outputs] clk] set_load -min 0.01 [remove_from_collection [all_outputs] clk] 5 STA Gegeben sind folgende STA-Timing-Reports welche von einem Design nach der Synthese mit den o.g. Constraints stammen. Erklären Sie diese anhand der angefertigten Skizze. Warum ist es zu diesem Zeitpunkt unkritisch, dass Hold-Timing-Violations auftreten? Startpoint: mem_a_valid (input port clocked by master_clock_v) Endpoint: u_top/buf_mem_a_valid_reg Path Group: master_clock Path Type: max clock master_clock_v (rise edge) clock network delay (ideal) input external delay f mem_a_valid (in) f u_io/p_mem_a_valid/data_to_core (1v8_p_dig_in_80u_ll) f Besprechung der Aufgaben: Seite 3
4 == u_top/buf_mem_a_valid_reg/d (DFC_X1) f data arrival time clock master_clock (rise edge) clock network delay (ideal) clock uncertainty u_top/buf_mem_a_valid_reg/cp (DFC_X1) r library setup time data required time data required time data arrival time slack (MET) Startpoint: u_top/u_dualzpu/u_zpu_1/u_cache/state_reg[1] Endpoint: u_top/u_dualzpu/u_zpu_1/u_core/stacka_reg[31] Path Group: master_clock Path Type: max clock network delay (ideal) u_top/u_dualzpu/u_zpu_1/u_cache/state_reg[1]/cp (DFC_X1) 0.00 # 4.00 r u_top/u_dualzpu/u_zpu_1/u_cache/state_reg[1]/qn (DFC_X1) r u_top/u_dualzpu/u_zpu_1/u_cache/u751/q (NAND2_X1) f u_top/u_dualzpu/u_zpu_1/u_cache/u750/q (OR2_X1) f u_top/u_dualzpu/u_zpu_1/u_cache/u780/q (INV_X1) r... u_top/u_dualzpu/u_zpu_1/u_core/u1075/q (NAND3_X1) f u_top/u_dualzpu/u_zpu_1/u_core/stacka_reg[31]/d (DFC_X1) f data arrival time clock master_clock (rise edge) clock network delay (ideal) clock uncertainty u_top/u_dualzpu/u_zpu_1/u_core/stacka_reg[31]/cp (DFC_X1) r library setup time data required time data required time data arrival time Besprechung der Aufgaben: Seite 4
5 slack (MET) == == Startpoint: u_top/u_cfgreg/data_out_reg Endpoint: u_top/chain_out_reg Path Group: master_clock Path Type: min clock network delay (ideal) u_top/u_cfgreg/data_out_reg/cp (DFC_X1) 0.00 # 1.10 r u_top/u_cfgreg/data_out_reg/q (DFC_X1) f u_top/chain_out_reg/d (DFC_X1) f data arrival time 1.48 clock network delay (ideal) clock uncertainty u_top/chain_out_reg/cp (DFC_X1) r library hold time data required time 4.58 data required time 4.58 data arrival time slack (VIOLATED) Startpoint: u_top/mem_a_we_reg Endpoint: mem_a_data[0] (output port clocked by master_clock_v) Path Group: master_clock_v Path Type: min clock network delay (ideal) u_top/mem_a_we_reg/cp (DFC_X1) 0.00 # 1.10 r u_top/mem_a_we_reg/q (DFC_X1) f u_io/data_a[0].p_mem_a_data/pad (1v8_p_dig_io_1_80u_ll) f mem_a_data[0] (inout) f Besprechung der Aufgaben: Seite 5
6 data arrival time 2.42 clock master_clock_v (rise edge) clock network delay (ideal) output external delay data required time 7.40 data required time 7.40 data arrival time slack (VIOLATED) Besprechung der Aufgaben: Seite 6
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