VHDL - Synthese. Dr.-Ing. Matthias Sand. Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg

Transkript

1 VHDL - Synthese Dr.-Ing. Matthias Sand Lehrstuhl für Informatik 3 (Rechnerarchitektur) Friedrich-Alexander-Universität Erlangen-Nürnberg WS 2007/2008 VHDL - Synthese 1/

2 Inhalt Begriff Arten Kombinatorische Schaltungen Sequentielle Schaltungen VHDL - Synthese 2/

3 Synthese Begriff Als Synthese wird der (werkzeugunterstützte) Übergang von der formalen Beschreibung eines Verhaltens zu einer das Verhalten realisierenden Struktur niedrigereren Abstraktionsgrades und/oder anderer Entwurfssicht bezeichnet. Constraints Neben den funktionalen Eigenschaften kann eine Reihe von nicht-funktionalen Einschränkungen (Constraints) vorgegeben werden, die das Syntheseergebnis einhalten soll (z.b. zulässiger Flächenverbrauch, Taktrate, Signallaufzeiten etc.). VHDL - Synthese 3/

4 Synthese (2) Synthesearten Nach dem Abstraktionsgrad der Eingabebeschreibung: Systemsynthese Algorithmische Synthese Register-Transfer-Synthese Logiksynthese Ab der algorithmischen Synthese gibt es automatische Werkzeuge. VHDL - Synthese 4/

5 Algorithmische Synthese Eigenschaften Abbildung eines Verhaltensmodells auf Register-Transfer-Ebene, es entsteht eine Struktur aus: Registern, Funktionseinheiten (Addierer, Komparator, etc.), Multiplexern, Verbindungsstrukturen, für die Ansteuerung wird eine Zustandstabelle generiert, Abbildung erfolgt durch getrennte Analyse des Daten- und Kontrollflussgraphen der Verhaltensbeschreibung. VHDL - Synthese 5/

6 Register-Transfer-Synthese Eigenschaften Abbildung einer RTL-Struktur auf eine Logikbeschreibung, es entsteht eine Netzliste aus Elementen (Gattern) einer technologieunabhängigen Bibliothek, auch hier werden erforderliche Automatenstrukturen erkannt und umgesetzt, wieder getrennte Behandlung von Kontroll- und Datenpfad. VHDL - Synthese 6/

7 Logiksynthese Eigenschaften Abbildung einer technologieunabhänigigen Strukturbeschreibung auf Elemente der Zieltechnologie, dabei zunächst Optimierung: Flattening Entfernen von Zwischenvariablen und Auflösen von Klammern, Minimierung Reduktion der Produktterme durch geeignete Verfahren, Structuring Wieder-Zusammenfassen ( Ausklammern ) gemeinsamer Unterausdrücke, danach Technology Mapping und ggf. weitere Optimierung. VHDL - Synthese 7/

8 Synthesearten Relevanz Für uns ist im Wesentlichen die Synthese auf Register-Transfer-Ebene interessant. VHDL - Synthese 8/

9 Synthese kombinatorischer Schaltungen Hinweise bei kleinen Schaltungen hängen Sytheseergebnisse nicht von der Art der Beschreibung ab (IF, CASE, SELECT, vs. direkte Angabe von AND, OR, +,...), bei großen Schaltungen: Wahl von einfachen und kompakten Operatoren günstiger (können oft von Syntheseprogrammen besser interpretiert werden), Verwendung von Variablen als Zwischenspeicher in algorithmischen Beschreibungen oft vorteilhaft, bei sehr komplexen nicht-standard -Operationen: oft bessere Ergebnisse durch hardwarenahe Modellierung, Einsatz von Schleifen erzeugt oft vervielfältigte Logik: sparsam und überlegt verwenden. VHDL - Synthese 9/

10 Synthese sequentieller Schaltungen Latches Flip-Flops Zustandsautomaten (FSMs) VHDL - Synthese 10/

11 Sequentielle Schaltungen Latches Beispiel ENTITY l a t c h IS PORT ( c, d : IN b i t ; q : OUT b i t ) ; END l a t c h ; ARCHITECTURE behav OF l a t c h IS BEGIN PROCESS ( c, d ) BEGIN IF ( c = 0 ) THEN q <= d ; END IF ; END PROCESS; END behav ; VHDL - Synthese 11/

12 Sequentielle Schaltungen Latches (2) Latches sind bei einem bestimmten Clock-Wert (hier 0 ) transparent, beim entgegengesetzten wird der letzte Wert gehalten. Erkenntnis Bei unvollständigen IF-/CASE-Anweisungen (d.h. wenn bestimmte Signale nur in einem Teil der Zweige zugewiesen werden), droht die Gefahr der Synthese ggf. unerwünschter Speicherelemente! VHDL - Synthese 12/

13 Sequentielle Schaltungen Flip-Flops Im Gegensatz zu Latches sind Flip-Flops taktflankengesteuert ein Pegelübergang muss erkannt werden verwende das Signalattribut EVENT. Beispiel ENTITY d f f IS PORT ( c l k, d : IN s t d _ u l o g i c ; q : OUT s t d _ u l o g i c ) ; END d f f ; VHDL - Synthese 13/

14 Sequentielle Schaltungen Flip-Flops (2) Beispiel (Forts.) ARCHITECTURE arch OF d f f IS BEGIN PROCESS ( c l k ) BEGIN IF c lk EVENT AND c l k = 1 THEN q <= d ; END IF ; END PROCESS; END arch ; VHDL - Synthese 14/

15 Sequentielle Schaltungen Flip-Flops (3) Erforderliche asynchrone Eingänge müssen gesondert beschrieben werden! Beispiel ENTITY d f f IS PORT ( c l k, d, r s t : IN s t d _ u l o g i c ; q : OUT s t d _ u l o g i c ) ; END d f f ; VHDL - Synthese 15/

16 Sequentielle Schaltungen Flip-Flops (4) Beispiel (Forts.) ARCHITECTURE arch OF d f f IS BEGIN PROCESS ( c lk, r s t ) BEGIN IF r s t = 0 THEN q <= 0 ; ELSIF c lk EVENT AND c l k = 1 THEN q <= d ; END IF ; END PROCESS; END arch ; VHDL - Synthese 16/

17 Sequentielle Schaltungen FSMs Arten Mealy Ausgangsvektor hängt vom Zustand und vom Eingangsvektor ab (vgl. Abb.), Moore Ausgangsvektor hängt nur vom Zustand ab, Medvedev jedes Element des Ausgangsvektors entspricht einem Zustands-Flip-Flop. VHDL - Synthese 17/

18 Sequentielle Schaltungen FSMs (2) Wesentlich für die Synthese ist hierbei insbesondere, dass für die Zustandsspeicherung Flip-Flops generiert werden müssen. Beispiel z u s t a n d s s p e i c h e r : PROCESS ( c l k, r e s e t ) BEGIN IF ( r e s e t = 1 ) THEN zustand <= r e s e t _ z u s t a n d ; ELSIF ( c lk EVENT AND c l k = 1 ) THEN zustand <= f o l g e _ z u s t a n d ; END IF ; END PROCESS; VHDL - Synthese 18/

19 Sequentielle Schaltungen FSMs (3) N.B. Modelliert man den Automaten komplett in einem Prozess, werden Flip-Flops für die Ausgänge erzeugt bei Mealy- und Moore-Automaten einen Prozess für die Zustandsspeicherung und einen weiteren für den kombinatorischen Teil! VHDL - Synthese 19/