VHDL. Informationstechnik für Luftund Raumfahrt Aerospace Information Technology. Aerospace Information Technology

Transkript

1 VHDL Informationstechnik für Luft- und Raumfahrt Informationstechnik für Luftund Raumfahrt

2 Programmierbare Logic Was würdet Ihr mit einer Tüte mit NANDS machen? Man Könnte: CPUS Speicher Devices anschließen Vielen Netzwerk Verbindungen Gesamte Systeme machen Aber wie? Wie verbinden wir 100 M NANDS? Schematisch Gleichungen Hoch Programmiersprache C++/C? (System-C) andere?

3 PLA

4 PLA

5

6 CPLD

7 FPGA

8 FPGA Figure from CLB (Configurable Logic Blocks) LUT (Look-Up Table) Routing I/O cells Figure from University of Toronto

9 FPGA Programmierung VHDL (Versionen 1983, 2003) Verilog (Handle-C) (System-C) (Simulink) (Labview) Eingene Synthese Tools Memory Generators FIFOS Generator State Machine Generators Interfaces Generators

10 FPGA Entwurfspezifikation

11 FPGA Programmierung: VHDL Simulatoren (Warnung von Simulator zu Synthese ist eine weite Strecke) GHDL Open Source VHDL Simulator

12 VHDL!= VHDL IEEE Syntese IEEE 1076 Simulation Hersteller -X z.b. Oszilloskop, Print, at(time) waituntil(time)...

13 VHDL!= VHDL VHDL als Programmiersprache (Simulationssprache) ganz normale Programmiersprache, die kompiliert und ausgeführt werden kann. (Simulator) In dieser Funktion wird VHDL hauptsächlich zum schreiben von Simulationen (Testbenches) verwendet. VHDL als Hardwarebeschreibungssprache Um digitale Schaltungen zu beschreiben. Synthese Netzliste Bitstream für einen CHIP Viel beschränkter als eine Simulation

14 VHDL Zusammenfassung Extrakt aus: Technische Grundlagen der Informatik

15 VHDL Struktur Entity Signale & Verbindungen Input ports Output ports Prozess Prozess Prozess Reset Clock Architecture wo ist power?

16 Was man von außen sieht result <= x xor y; carry <= x and y; PORT (x: IN bit; y: OUT bit); Entity Signale & Verbindungen Input ports Output ports Prozess Prozess Prozess Reset Clock Architecture Das Verhalten INV1: inverter PORT MAP (clk, clk_z); PROCESS (clk) BEGIN IF clk EVENT AND clk = 1 THEN q <= q + 1; END IF; END PROCESS reg8_no_reset;

17 Definition der Interfaces ENTITY <entity_name> IS PORT ( [signal] <identifier> {,<identifier>}:[mode] <type_mark> {;[signal] <identifier> {,<identifier>}:[mode] <type_mark>} ); END [<entity_name>]; ENTITY inverter IS PORT (x: IN bit; y: OUT bit); END inverter; x y

18 Inv... Beispiel mit + in c... c = a + b;... int add(int a, int b) { int sume, s, c; summe = 0; while(a!= 0 && b!= 0) {. } Return summe; }...

19 Definition der Interfaces register8 data q ENTITY <entity_name> IS rst PORT ( [signal] <identifier> {,<identifier>}:[mode] <type_mark> en {;[signal] <identifier> {,<identifier>}:[mode] <type_mark>} clk ); END [<entity_name>]; ENTITY register8 IS PORT ( clk, rst, en: IN std_logic; data: IN std_logic_vector(7 DOWNTO 0); q: OUT std_logic_vector(7 DOWNTO 0) ); END register8;

20 Entity: IO Signale IN -- der Port ist ein Eingangsport, d.h. Read only OUT -- der Port ist ein Ausgangsport, d.h. Write only INOUT read/write LINKAGE -- unbekannt, ob Eingang oder Ausgang

21 Entity: Types TYPE BIT IS ('0','1'); Meistens! TYPE STD_LOGIC IS ('0','1', 'Z', 'U', 'X'); TYPE BOOLEAN IS (TRUE, FALSE); + eingene Definitionen (vergleichbar mit enum in c++) TYPE BITVECTOR IS ARRAY(NATURAL RANGE <> ) OF BIT; Für Simulation Da wir uns zunächst mehr auf die formale Definition hierarchischer Strukturen Synthese beschränken wollen, reicht uns diese einfache Auswahl von VHDL Typen(Einige vorerst. Tool schaffen es) Hinzu nehmen wir noch TYPE INTEGER IS RANGE TO ; SUBTYPE NATURAL IS INTEGER RANGE 0 TO INTEGER'HIGH; SUBTYPE POSITIVE IS INTEGER RANGE 1 TO INTEGER'HIGH; Für Synthese TYPE STD_LOGIC_VECTOR (<n1> TO DOWNTO <n2>);

22 Architektur: Def des Verhaltens Was macht die Entity? - Beschreibung durch neben läufige Prozesse - Beschreibung durch neben läufige Signalzuweisungen - Beschreibung durch Instanziierung und Verbindung von Komponenten. Signal : Hardware Signale ( x <= y; a <= b AND c OR NOT d;) Constant : Konstanten, nur für dem Compiler (1, 0, 23, 42, etc) Variable : Hilfsmittel, wie Defines (a := b AND c) Extra für Informatiker :) Aber nur variablen generieren kein Hardware

23 Definition des Verhaltens ARCHITECTURE <architecture_name> OF <entity_name> IS type_declaration signal_declaration PROCESS (clk) BEGIN variable_declaration IF clk EVENT AND clk = 1 THEN q <= q + 1; constant_declaration END IF; END PROCESS reg8_no_reset; component_declaration BEGIN { process_statement result <= x xor y; carry <= x and y; concurrent_signal_assignment_statement component_instatiation_statement INV1: inverter PORT MAP (clk, clk_z); } END [<architecture_name>]; Architecture

24 Beispiel ARCHITECTURE <architecture_name> OF <entity_name> IS type_declaration signal_declaration variable_declaration constant_declaration component_declaration BEGIN { process_statement concurrent_signal_assignment_statement component_instatiation_statement } END [<architecture_name>]; entity adder1 is port( x, y, : in std_logic; result, carry : out std_logic ); end adder1; architecture behv_a of adder1 is begin result <= x xor y Parallel ausgeführt carry <= x and y end behv_a; architecture behv_b of adder1 is... x y result carry

25 Definition des Verhaltens ARCHITECTURE <architecture_name> OF <entity_name> IS type_declaration signal_declaration variable_declaration constant_declaration component_declaration BEGIN { process_statement concurrent_signal_assignment_statement component_instatiation_statement } END [<architecture_name>]; [<process_label>:] PROCESS (sensitivity_list) { type_declaration constant_declaration variable_declaration (Keine Signaldeclaration) } BEGIN { wait_statement (nicht Synthetisierbar!!) signal_assigment_statement variable_assignment_statement if_statement case_statement loop_statement (Parallel!) } END PROCESS [<process_label>];

26 Wait Sequentiell, aber Nicht Synthetisierbar WAIT UNTIL condition; WAIT FOR duration unit; Parallel Phase Übergang Parallel wait For 100 ns Hilfreich zum Simulieren & Testen aber nicht für Syntese

27 Verhalten: Assigment Assigment signal_name <= value { operator value }; Neben läufige Zuweisungen (Keine Reihenfolge!) v <= a AND NOT b; w <= a OR (b AND c); y <= a NAND b XOR c; Hardware Signal für echte Hardwareentwickler Hilfsvariable für Informatiker, die versuchen Hardware zu entwickeln :) (mit Sequentialität! Reihenfolge ist doch wichtig) variablen_name:= <expression>

28 Verhalten: Assigment Assigment & IF Multiplexer signal_name <= value_true WHEN condition ELSE value_false; Hardware Signal a <= 1 WHEN b = c ELSE 0; In c++ was ist deutlicher? a=b==c?1: 0;

29 IF CASE LOOP sehen wir lieber mit Beispiele

30 Definition des Verhaltens ARCHITECTURE <architecture_name> OF <entity_name> IS type_declaration signal_declaration constant_declaration component_declaration BEGIN {process_statement concurrent_signal_assignment_statement component_instatiation_statement} END [<architecture_name>]; ARCHITECTURE behavior1 OF half_adder IS BEGIN PROCESS (x, y) -- x,y Signale bei deren Änderung der Prozess anläuft -- man nennt diese Liste auch Sensitivitätsliste BEGIN result <= x XOR y; carry <= x AND y; END PROCESS END behavior1;

31 Verhalten entity adder1 is port( x, y, : in std_logic; result, carry : out std_logic ); end adder1; ARCHITECTURE behavior1 OF half_adder IS BEGIN PROCESS (x, y) -- x,y Signale bei deren Änderung der Prozess anläuft -- man nennt diese Liste auch Sensitivitätsliste BEGIN result <= x XOR y; carry <= x AND y; END PROCESS END behavior1; x y result half_adder x result carry y carry

32 zuerst Beispiele und dann Details

33 If ist ein Multiplexer oder ein Register if (clock'event and clock='1') then current_state <= next_state; end if; if a = b then Output <= '0'; Else Output <= '1' End if; Und wenn es kein else gibt? Undef... Oder dies: if (clock'event and clock='1') then If a = b then current_state <= next_state; End if; end if; Und wenn es kein else gibt? Bleibt wie es war

34 Siehe VHDL Code, parallel zu den kommende 4 Folien Bit Addierrer Counter_EN State Machine 4 Bit Addierer Signalzuweisungen Prozesse (Synchron) Kooperierende Prozesse Instanziierung und Verbindung von Komponenten

35 Siehe VHDL Code 1. Bit Addierrer 2. Counter_EN 3. State Machine

36 Siehe VHDL Code 1. Bit Addierrer 2. Counter_EN 3. State Machine

37 Siehe VHDL Code Clk 1. Bit Addierrer 2. Counter_EN 3. State Machine A=1 X<= 0 A auf Z=1 x<=1 G Z Zu reset G=1 x<=0 x Z=1 x<=1 gekipt

38 Clk A=1 X<= 0 A auf Z=1 x<=1 G Z Zu reset G=1 x<=0 x Z=1 x<=1 gekipt

39 Beispiel: 4 Bit adder

40 Siehe VHDL Code Bit Addierrer Counter_EN State Machine 4 Bit Addierer Signalzuweisungen Prozesse (Synchron) Kooperierende Prozesse Instanziierung und Verbindung von Komponenten

41 Zusammenstecken von Komponenten Verhalten als Komposition von kleinere Komponenten, die bereits Ein definiertes Verhalten haben: Zusammenschalten von Komponenten z.b. 4 Bit Addierer Das schlimmste was man mit VHDL machen kann! Man blick kaum durch Sehr fehleranfällig

42 Zusammenstecken von Komponenten ARCHITECTURE use_of_register8 OF example_reg8 IS COMPONENT register8 IS PORT ( -- Deklaration des Interface clk, rst, en: IN std_logic; data: IN std_logic_vector(7 DOWNTO 0); q: OUT std_logic_vector(7 DOWNTO 0) ); END COMPONENT; SIGNAL clock, reset, enable: STD_LOGIC; SIGNAL data_in, data_out: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN -- irgendwelcher anderer Code (Prozesse, Zuweisungen, etc.) hier First_reg8: register8 PORT MAP ( clock, reset, enable, data_in, data_out ); -- weiterer Code hier END use_of_register8;

43 Definition von Komponenten COMPONENT <component_name> IS PORT ( [signal] <identifier> {,<identifier>}: [mode] <type_mark> {;[signal] <identifier> {,<identifier>}:[mode] <type_mark>} ); END COMPONENT; COMPONENT register8 IS PORT ( clk, rst, en: IN std_logic; data: IN std_logic_vector(7 DOWNTO 0); q: OUT std_logic_vector(7 DOWNTO 0) ); END COMPONENT;

44 Definition von Komponenten ARCHITECTURE structure OF half_adder IS COMPONENT xor2 PORT (a,b: IN BIT; c: OUT BIT); END COMPONENT; COMPONENT and2 PORT (a,b: IN BIT; c: OUT BIT); END COMPONENT; BEGIN G0: xor2 PORT MAP (x,y,result); -- positionelle Zuordnung G1: and2 PORT MAP (a => x; b => y; c => carry ); -- optional a=> x -- besser: Zuordnungsliste formaler Port => Signal oder Port END structure;

45 Definition von Komponenten ENTITY dlatch IS PORT (clk,d: IN bit; q,qz: OUT bit); END dlatch; clk_z clk ARCHITECTURE structure OF dlatch IS COMPONENT sdlatch PORT (clk,d: IN bit; q,qz: OUT bit); END COMPONENT; d clk q q_m d clk d qz_m Master COMPONENT inverter PORT (x: IN bit;y: OUT bit); END COMPONENT; SIGNAL q_m, qz_m, clk_z: bit; BEGIN -- Definition der Schaltung durch Instanziierungen INV: inverter PORT MAP (clk, clk_z); Master: sdlatch PORT MAP (clk, d, q_m, qz_m); Slave: sdlatch PORT MAP (clk_z, q_m, q, qz); END structure; Slave q

46 Definition des Verhaltens ARCHITECTURE <architecture_name> OF <entity_name> IS type_declaration signal_declaration constant_declaration component_declaration BEGIN {process_statement concurrent_signal_assignment_statement component_instatiation_statement} END [<architecture_name>]; ARCHITECTURE archregister8 OF register8 IS BEGIN PROCESS (clk) BEGIN IF clk EVENT AND clk = 1 THEN q <= data; END IF; END PROCESS reg8_no_reset; END archregister8;

47 Prozesse: Kombinatorisch 1. Rein kombinatorische Prozesse (keine Zustandsspeicher): * Alle Signale die im Prozess gelesen werden in die sensitivity list eintragen * Keine Taktflankenabfrage process(a,b,c) begin y <= a + b + c; end process;

48 Prozesse: Getaktet 2. Rein getaktete Prozesse (Register/Flip-Flops als Zustandsspeicher): * Nur Clk und asynchroner Reset in die sensitivity list * Maximal ein Reset * Nur eine Taktflankenabfrage (rising_edge) process(clk) begin if rising_edge(clk) then x <= a + b + c; end if; end process; Das Signal X ändert sich nur In diesen Augenblicken

49 Prozesse: Getaktet process(clk) begin if clk = '1' and clk'event then --snip end if; end process; process(clk) begin if clk = '0' and clk'event then --snip end if; end process; <=> process(clk) begin if rising_edge(clk) then --snip end if; end process; <=> process(clk) begin if falling_edge(clk) then --snip end if; end process;

50 Resets: No Reset (Very Bad!) ARCHITECTURE archregister8 OF register8 IS BEGIN PROCESS (clk) BEGIN IF clk EVENT AND clk = 1 THEN q <= q + 1; END IF; END PROCESS reg8_no_reset; END archregister8;

51 Resets: Async Reset (Bad) ARCHITECTURE archregister8 OF register8 IS BEGIN PROCESS (rst, clk) BEGIN IF rst= 1 THEN q <= " "; -- alternativ in Hex x"00"; END IF IF clk EVENT AND clk= 1 AND en = '1' THEN q <= q + 1; END IF; END PROCESS; END archregister8;

52 Resets: Sync Reset (Good!) ARCHITECTURE archregister8 OF register8 IS BEGIN PROCESS (clk) BEGIN IF clk EVENT AND clk = 1 THEN IF sync_reset = 1 THEN q <= " "; ELSEIF enable = 1 THEN q <= q + 1; END IF; END IF; END PROCESS; END archregister8;

53 Resets: Clock sehen nur wenn kein Reset! (komisch) ARCHITECTURE archregister8 OF register8 IS BEGIN PROCESS (reset, clk) BEGIN IF reset = 1 THEN q <= " "; ELSIF clk EVENT AND clk = 1 THEN IF enable = 1 THEN q <= q + 1; END IF; END IF; END PROCESS; END archregister8;

54 Redundantes Code ARCHITECTURE archregister8 OF register8 IS BEGIN PROCESS (rst, clk) BEGIN IF rst= 1 THEN q <= " "; -- alternativ in Hex x"00" ELSEIF clk EVENT AND clk= 1 THEN IF en= 1 THEN q <= data; ELSE -- kann wegfallen, q <= q; -- Wert implizit gespeichert(unötig!) END IF; END IF; END PROCESS; END archregister8;

55 Ohne Redundanten Code ARCHITECTURE archregister8 OF register8 IS BEGIN PROCESS (rst, clk) BEGIN IF rst= 1 THEN q <= " "; -- alternativ in Hex x"00" ELSEIF clk EVENT AND clk= 1 AND en = '1' THEN q <= data; END IF; END PROCESS; END archregister8;

56 IF THEN ELSE, ELSE IF condition THEN sequence_of_statements {ELSIF condition THEN sequence_of_statements} {ELSE sequence_of_statements} END IF; IF (count = "00") THEN a <= b; ELSIF (count = "10") THEN a <= c; ELSIF (count = 01 ) THEN a<= d; ELSE a <= e; END IF;

57 CASE CASE expression IS {WHEN constant_value OTHERS => sequence_of_statements} END CASE; CASE count IS WHEN "00" => a <= b; WHEN "10" => a <= c; WHEN OTHERS => a <= d; END CASE

58 FOR [<loop_label>:] FOR <variable_name> IN <n1> TO DOWNTO <n2> LOOP sequence_of_statements END LOOP [<loop_label>]; meine_for_schleife: FOR i IN 3 DOWNTO 0 LOOP IF reset(i) = 1 THEN data_out(i) <= 0 ; END IF; END LOOP meine_for_schleife; Parallel ausgeführt! Ein Hardwareblock pro Index!

59 WHILE [<loop_label>:] WHILE condition LOOP sequence_of_statements END LOOP [<loop_label>]; meine_while_schleife: WHILE (count > 0) LOOP Count := count - 1; result <= result + data_in; END LOOP meine_while_schleife;

60 Operatoren Logische Ops AND OR NAND NOR XOR XNOR NOT Logisches UND (z.b. a AND b) Logisches ODER Logisches NAND Logisches NOR Logisches Exklusiv-ODER Logisches Exklusiv-NOR Logisches Negieren Vergleichen = /= < <= > >= Gleichheit (z.b. IF a = b THEN ) Ungleichheit Kleiner (für Integer, Signed, Unsigned) Kleiner oder gleich (für Integer, Signed, Unsigned) Größer (für Integer, Signed, Unsigned) Größer oder gleich (für Integer, Signed, Unsigned)

61 Shifter Shifter SLL SRL SLA SRA ROL ROR Linksseitiges logisches Schieben (z.b. SLL(a,2)) Rechtsseitiges logisches Schieben Linksseitiges arithmetisches Schieben Rechtsseitiges arithmetisches Schieben Linksseitiges Rotieren Rechtsseitiges Rotieren

62 Arithmetik Arithmetik + * / MOD ABS Addition (z.b. a + b) Subtraktion Multiplikation (für Integer)!!! Viel Hardware!!!!!! Super Viel Hardware!!! Division (für Integer) Modulo (für Integer) (z.b. a MOD b)!!! Super Viel Hardware!!! absolute (z.b: ABS(a)) Vorzeichen +xx -xx

63 Event detector <signal_name> EVENT True wenn das Signal sich ändert 0/1/x/z

64 Variablen Signale Variablen = Zwischenergebnisse = Synonyme für Kombinatorik: Eine Abkürzung Sie werden als Äquivalenz für den zugewiesenen Wert sofort definiert -- Aufeinanderfolgende Anweisungen werden sofort logisch wirksam und in die neue Anweisung einbezogen, die Anweisungen werden somit verkettet process(clk) variable xx: std_logic; begin if rising_edge(clk) then xx := a and b; d := xx and c; end if; end process; process(clk) <=> begin if rising_edge(clk) then d := (a and b) and c; end if; end process;

65 Variablen Signale Signale erhalten ihren neu zugewiesenen Wert erst nach dem vollständigen Abarbeiten eines Prozesses (Reale Hardware Signale) Sie repräsentieren eine physikalische Signalkette mit tatsächlichem Datenfluss. Signale sind faktisch erst mit dem nächsten Takt aktuell -- die letzte Anweisung ist gültig und überschreibt alle -- vorhergehenden Anweisungen: mehrfach Zuweisung soll man nicht machen! begin signal a: std_logic; process(clk) begin if rising_edge(clk) then a <= f and b; a <= f and c; end if; end process; -- Ergebnis: a <= f and c, die Zeile davor wird ignoriert

66 Variablen Signale: Vorsicht

67 Variablen Signale SUBTYPE short IS std_logic_vector(15 downto 0);... begin signal result1: INTEGER; signal resutl2: INTEGER; process(clk) variable var1 : INTEGER;; variable var2: INTEGER; variable var3: INTEGER; begin if rising_edge(clk) then var1 := A + B; var2 := C + D; var3 := E + F; result1 <= var1 - var2; result2 <= var1 - var3; end if; end process; <=> Result1 <= (A + B) - (C + D); Result2 <= (A + B) - (E + F);

68 Variablen Signale if (opcode = add) then res <= a+b; else -- opcode = sub res <= a-b; end if; <=> res <= a+b <=> when if (opcode = add) then var1 := b; else var1 := -b; end if; res <= a+var1; opcode = add else a - b;

69 Ein vollständiges Beispiel: Ladbarer Zähler mit Nulldurchlauferkennung

70 Beispiel: Ladbarer Zähler mit Nulldurchlaufserkennung

71 Beispiel: Ladbarer Zähler mit Nulldurchlaufserkennung weil value ist output und kann nicht gelesen werden!

72 Beispiel: Ladbarer Zähler mit Nulldurchlaufserkennung

73 Nette Sachen Alle Leitungen auf "0000.." bzw " " setzen? Auf null setzen: count <= (others => '0'); Auf eins setzen: count <= (others => '1');

74 Nette Sachen Vergleich eines std_logic_vector mit einer Konstanten if VECTOR = (15 downto 0=>'0') then.. oder if VECTOR = (VECTOR'range=>'0') then...

75 Beispiel

76 Short Referenz

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79 Siehe Test Benchs