Outline Addierer Multiplizierer Block RAM. Rechenschaltungen 2. Marc Reichenbach und Michael Schmidt

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1 Rechenschaltungen 2 Marc Reichenbach und Michael Schmidt Informatik 3 / Rechnerarchitektur Universität Erlangen Nürnberg 05/11 1 / 33

2 Gliederung Addierer (Fortsetzung) Multiplizierer Block RAM 2 / 33

3 Problem RCA alle Volladdierer arbeiten zwar parallel, ABER Ausbreitung der Carrys erfolgt schrittweise (Stufe für Stufe) d.h. für Addition von n-bit Zahlen wird Zeit proportional zu n benötigt, bis Ergebnis korrekt ist Delay reduzieren, durch effizientere Addierer-Schaltungen (Carry-Look-Ahead Addierer) 3 / 33

4 Carry-Look-Ahead Addierer Reduziert die Zeit, die für die Bestimmung der Carrys notwendig ist an Position i liegt ein Carry vor, wenn es eine Stelle j < i gibt, wo das Carry erzeugt wird und alle Stellen dazwischen, das Carry weiterleiten ein Carry wird an einer Stelle i erzeugt, wenn a i und b i auf 1 gesetzt sind ein Carry wird an dieser Stelle eliminiert, falls a i und b i auf 0 gesetzt sind 4 / 33

5 Carry-Look-Ahead Addierer das führt zu folgenden Definitionen, die für 0 i < n gelten: g i = a i b i (Position i erzeugt Carry) p i = a i b i (Position i gibt anliegendes Carry weiter) es gilt für 1 i < n: Carry an Position i, wenn Carry an Position j < i erzeugt und dazwischen weitergeleitet wird: c i = i 1 j=0 ( g j i 1 k=j+1 p k ) 5 / 33

6 Carry-Look-Ahead Addierer die Berechnung der Summen erfolgt wie zuvor durch s 0 = a 0 b 0 s i = a i b i c i s n = c n ABER, die Formel für c i erlaubt parallele Berechnung der Carrys (nur von a und b abhängig) somit auch s parallel berechenbar 6 / 33

7 Strukturplan 4-Bit CLA: Carry-Look-Ahead Addierer A 3 B 3 A 2 B 2 A 1 B 1 A 0 B 0 FA' FA' FA' FA' C 0 S 3 S 2 S 1 S 0 p C 3 g 3 C p g 2 C p 2 1 g 1 C p 1 0 g 0 4-Bit Carry Look Ahead 7 / 33

8 Baumstruktur 4-Bit CLA: Carry-Look-Ahead Addierer 8 / 33

9 Carry-Look-Ahead Addierer Verzögerungszeit des CLA wird durch Tiefe des Baumes bestimmt für Addition von n-bit Operanden werden n-bit AND- und OR-Gatter benötigt diese sind durch AND2- (bzw. OR2-) Gatter als Baum mit logarithmischer Tiefe realisierbar Laufzeit CLA daher O(log(n)) Nachteil CLA: erhöhter Ressourcenverbrauch (Speed vs. Area) 9 / 33

10 Addierer-Realisierung im FPGA naive Implementierung: Volladdierer aus 2 Halbaddierern und Abbildung auf 2 LUTs Problem: Carry-Delay für jede Bitstelle über zwei LUTs deshalb Abbildung auf spezielle Look-Ahead Schaltung im FPGA Wichtig: Carry-Look-Ahead Addierer!!! FPGA stellt nur Ressourcen für schnelle Carry-Weiterleitung zur Verfügung (entspricht also RCA-Schaltung) 10 / 33

11 Addierer-Realisierung im FPGA Propagate-Signal entspricht Ergebnis des ersten Halbaddierers (XOR-Gatter) wenn Propagate nicht gesetzt ist, dann ist A = B A oder B kann direkt als Generate-Signal verwendet werden d.h. für Carry-Ausgang wird Propagate als Steuersignal für Multiplexer verwendet Carry-Eingang durchschalten, wenn Propagate = 1 A (oder B) durchschalten, wenn Propagate = 0 11 / 33

12 Addierer-Realisierung im FPGA resultierende Schaltung: 12 / 33

13 Addierer-Realisierung im FPGA Spartan3E enthält dedizierte XOR-Gatter (XORCY) und Multiplexer (MUXCY) zur effizienten Realisierung der Schaltung spezielle Routing-Pfade für schnelle Carry-Ausbreitung geringes Carry-Delay pro Bitstelle, da nur 2:1 Multiplexer Frage: Ist eine CLA-Implementierung auf einem FPGA sinnvoll? 13 / 33

14 Addition in VHDL Realisierung der Addition und Subtraktion in VHDL mit + und - Operator Synthesetool bildet diese Operationen auf die gezeigte Addiererlogik im FPGA ab (bei ASIC von Bibliothek abhängig) zusätzliche Bibliotheken für Operationen auf std_logic_vector benötigt empfohlen: ieee.numeric_std (standardisiert) nicht empfohlen: ieee.std_logic_unsigned, ieee.std_logic_arith (nicht standardisiert) 14 / 33

15 Addition in VHDL l i b r a r y i e e e ; use i e e e. numeric_std. a l l ; e n t i t y numops i s port ( a, b : i n std_logic_vector (7 downto 0 ) ; add, sub : out std_logic_vector (7 downto 0 ) ) ; end numops ; a r c h i t e c t u r e b e h a v i o r of numops i s begin add <= std_logic_vector ( u n s i g n e d ( a ) + u n s i g n e d ( b ) ) ; sub <= std_logic_vector ( u n s i g n e d ( a ) u n s i g n e d ( b ) ) ; end b e h a v i o r ; 15 / 33

16 Multiplizierer Realisierung über Addition partieller Produkte (ressourcen-intensiv, mehrere Addierer benötigt) Alternative im FPGA (wenn vorhanden): Hard-Multiplizierer Spartan3E enthält sogenannte MULT18X18SIO Komponenten Vorteile: platzsparend, schnell Realisierung der Multiplikation über Zweierkomplement zweier 18 Bit Operanden 16 / 33

17 MULT18X18SIO-Komponente 17 / 33

18 MULT18X18SIO-Komponente Komponente enthält optional Eingangsregister für 18 Bit Operanden A und B Ausgangsregister für 36 Bit Ergebnis P über Attribute AREG, BREG und PREG bei direkter Instanziierung festlegbar spezielle Routing-Pfade (BCIN, BCOUT ) für effiziente Kaskadierung mehrerer Multiplizierer 18 / 33

19 Multiplikation in VHDL Realisierung wieder über * Operator möglich mit Bibliothek ieee.std_logic_unsigned für std_logic_vector l i b r a r y i e e e ; use i e e e. std_logic_1164. a l l ; use i e e e. numeric_std. a l l ; e n t i t y numops i s port ( a, b : i n std_logic_vector (7 downto 0 ) ; p : out std_logic_vector (15 downto 0 ) ) ; end numops ; a r c h i t e c t u r e b e h a v i o r of numops i s begin p <= std_logic_vector ( u n s i g n e d ( a ) u n s i g n e d ( b ) ) ; end b e h a v i o r ; 19 / 33

20 Multiplikation in VHDL die Abbildung auf FPGA-Ressourcen kann über Synthese-Optionen beeinflusst werden bei Abbildung auf MULT18X18SIO Komponenten entscheidet Art der VHDL Beschreibung über Verwendung der optionalen Register Beispiel: wenn Multiplikation in Taktabfrage verwendet wird, dann wird PREG aktiviert 20 / 33

21 Multiplikation in VHDL Alternativ kann Hard-Multiplizierer direkt eingebunden werden l i b r a r y UNISIM ; use UNISIM. vcomponents. a l l ;... MULT18X18SIO_inst : MULT18X18SIO g e n e r i c map( AREG => 1, A k t i v i e r u n g R e g i s t e r Port A BREG => 1, A k t i v i e r u n g R e g i s t e r Port B B_INPUT => "DIRECT", "DIRECT" o d e r "CASCADE" PREG => 1) A k t i v i e r u n g R e g i s t e r Port P / 33

22 Multiplikation in VHDL... port map( BCOUT => BCOUT, 18 B i t K a s k a d i e r Ausgang P => P, 36 B i t M u l t i p l i z i e r e r E r g e b n i s A => A, 18 B i t M u l t i p l i z i e r e r Operand B => B, 18 B i t M u l t i p l i z i e r e r Operand BCIN => BCIN, 18 B i t CEA => CEA, Clock Enable Port A CEB => CEB, Clock Enable Port B CEP => CEP, Clock Enable Port P CLK => CLK, Clock RSTA => RSTA, R e s e t Port A RSTB => RSTB, R e s e t Port B RSTP => RSTP ) ; R e s e t Port P K a s k a d i e r Eingang 22 / 33

23 Block RAM (BRAM) On-chip Speicher auf FPGAs wichtig für effiziente Datenpufferung Spartan3E enthält sogenannte RAMB16 Komponenten (Anzahl abhängig vom konkreten Typ) verwendbar als RAM, ROM, Schieberegister,... Zusammenschaltung der BRAMs zu Speicher-Modul mit beliebiger Adress- und Datenbreite 23 / 33

24 Block RAM (BRAM) RAMB16 Komponenten kann 16 Kb Daten speichern (+ optional 2 Kb für Parität) ist dual-port fähig zwei getrennte Zugriffsports zu einem physikalischen Speicher 24 / 33

25 BRAM-Beschreibung in VHDL wieder direkte Einbindung von RAMB16 Komponenten möglich l i b r a r y UNISIM ; use UNISIM. vcomponents. a l l ;... RAMB16_S18_S18_inst : RAMB16_S18_S18 g e n e r i c map( INIT_A => X" ", I n i t Port A R e g i s t e r INIT_B => X" ", I n i t Port B R e g i s t e r SRVAL_A => X" ", Wert Port A nach SSR )... SRVAL_B => X" ", Wert Port B nach SSR WRITE_MODE_A => "WRITE_FIRST", o r "READ_FIRST ",... WRITE_MODE_B => "WRITE_FIRST", o r "READ_FIRST ",... SIM_COLLISION_CHECK => "ALL", o r "NONE ",... I n i t i a l i s i e r u n g BRAM I n h a l t INIT_00 => X" ", INIT_01 => X" ", / 33

26 BRAM-Beschreibung in VHDL port map( DOA => DOA, 16 B i t Datenausgang A DOB => DOB, 16 B i t Datenausgang B DOPA => DOPA, 2 B i t P a r t i t a e t s a u s g a n g A DOPB => DOPB, 2 B i t P a r t i t a e t s a u s g a n g B ADDRA => ADDRA, 10 B i t A d r e s s e i n g a n g A ADDRB => ADDRB, 10 B i t A d r e s s e i n g a n g B CLKA => CLKA, Clock A CLKB => CLKB, Clock B DIA => DIA, 16 B i t Dateneingang A DIB => DIB, 16 B i t Dateneingang B DIPA => DIPA, 2 B i t P a r i t a e t s e i n g a n g A DIPB => DIPB, 2 B i t P a r i t a e t s e i n g a n g B ENA => ENA, Enable Port A ENB => ENB, Enable Port B SSRA => SSRA, S y n c h r o n e r Set / R e s e t Port A SSRB => SSRB, S y n c h r o n e r Set / R e s e t Port B WEA => WEA, Write Enable Port A WEB => WEB) ; Write Enable Port B / 33

27 BRAM-Beschreibung in VHDL verschiedene Komponenten-Instanziierungen möglich (Datenblatt) alternativ kann Verhalten in VHDL beschrieben werden Synthesetool bildet Beschreibung auf RAMB16 Komponenten ab Abbildung auch auf verteilten Speicher (LUTs) möglich (durch Syntheseoptionen definieren) 27 / 33

28 BRAM-Beschreibung in VHDL Beispiel für allgemeine dual-port BRAM-Beschreibung (XST User Guide) S c h n i t t s t e l l e n D e f i n i t i o n e n t i t y rams_16 i s port ( c l k a : i n s t d _ l o g i c ; c l k b : i n s t d _ l o g i c ; ena : i n s t d _ l o g i c ; enb : i n s t d _ l o g i c ; wea : i n s t d _ l o g i c ; web : i n s t d _ l o g i c ; addra : i n std_logic_vector (5 downto 0 ) ; addrb : i n std_logic_vector (5 downto 0 ) ; d i a : i n std_logic_vector (15 downto 0 ) ; d i b : i n std_logic_vector (15 downto 0 ) ; doa : out std_ logic_ vector ( 15 downto 0 ) ; dob : out std_ logic_ vector ( 15 downto 0 ) ) ; end rams_16 ; 28 / 33

29 BRAM-Beschreibung in VHDL a r c h i t e c t u r e syn of rams_16 i s type ram_type i s a r r a y (63 downto 0) of std_logic_vector (15 downto 0 ) ; Shared V a r i a b l e f u e r S c h r e i b z u g r i f f u e b e r 2 P o r t s shared v a r i a b l e RAM: ram_type ; begin / 33

30 BRAM-Beschreibung in VHDL... D e f i n i t i o n Port A p r o c e s s ( c l k a ) begin i f c l k a e v e n t and c l k a = 1 then i f ena = 1 then i f wea = 1 then RAM( conv_integer ( addra ) ) := d i a ; end i f ; doa <= RAM( conv_integer ( addra ) ) ; end i f ; end i f ; end p r o c e s s ; / 33

31 BRAM-Beschreibung in VHDL... D e f i n i t i o n Port B p r o c e s s ( c l k b ) begin i f c l k b e v e n t and c l k b = 1 then i f enb = 1 then i f web = 1 then RAM( conv_integer ( addrb ) ) := d i b ; end i f ; dob <= RAM( conv_integer ( addrb ) ) ; end i f ; end i f ; end p r o c e s s ; end syn ; 31 / 33

32 BRAM-Beschreibung in VHDL Vorteil allgemein gültige Beschreibung: Wiederverwendbarkeit (generisches Design Übung) Beschreibung anpassbar (siehe XST User Guide) mögliche Initialisierung des BRAM-Inhaltes:... type ram_type i s a r r a y (63 downto 0) of std_logic_vector (15 downto 0 ) ; shared v a r i a b l e RAM: ram_type := ( X" 0200 ", X" 0140 ",..., X" 0000 " ) ; begin / 33

33 Literatur Bücher Spartan-3 Generation FPGA User Guide, UG331 (v1.6), December, 2009 VHDL-Synthese, Jürgen Reichardt, Bernd Schwarz, 5. Auflage, Oldenbourg Wissenschaftsverlag GmbH, 2009, ISBN Introduction to Circuit Complexity, Heribert Vollmer, Springer-Verlag Berlin Heidelberg, 1999, ISBN XST User Guide, UG627 (v12.4), December, / 33