Tutorial Vivado/Verilog Teil 3 7-Segment-Anzeige

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1 Tutorial Vivado/Verilog Teil 3 7-Segment-Anzeige Prof. Dr.-Ing. Michael Karagounis Dipl.-Ing. Rolf Paulus

2 1. Motivation Das Ziel dieses Laborversuchs ist es, den Umgang mit Vektoren und bedingten nebenläufigen VHDL- Anweisungen zu üben. Nebenläufige Anweisungen, die in Verilog gleichzeitig d.h. parallel abgearbeitet werden, haben Sie bereits in den ersten beiden Laborversuchen unter Verwendung des Zuweisungsoperators assign genutzt. Darüber hinaus bietet Verilog die Möglichkeit, nebenläufige Zuweisungen nur unter bestimmten Bedingungen ausführen zu lassen. Hierfür kann der Bedingungsoperator?: verwendet werden. Signale mit mehreren Bits können in Verilog zu Vektoren zusammengefasst werden. Das erleichtert die Codierung und verbessert die Lesbarkeit des Codes. In diesem Laborversuch werden Sie eine 7-Segment-Anzeige mit Hilfe bedingter nebenläufiger Anweisungen und Signalvektoren implementieren. Seite 2 von 7

3 2. 7-Segment-Anzeige Die 7-Segment-Anzeige, die Sie während des Laborversuchs ansteuern, besteht aus acht Ziffern mit jeweils 7 LEDs, die in Form einer 8 angeordnet sind. Jede LED ist individuell ansteuerbar, so dass die Ziffer insgesamt 128 verschiedene Muster erzeugen kann. Von diesen Mustern sind jedoch insbesondere die zehn Kombinationen, die den 10 dezimalen Ziffern entsprechen, von besonderem Nutzen. Der Schaltplan der 7-Segment-Anzeigen ist in obigem Bild dargestellt. Wie Sie dem Schaltbild entnehmen können gibt es 2 Module mit 4 Anzeigen. Die Steuersignale der beiden Module CA, CB,.., DP sind immer paarweise mit den FPGA-Ports L3, N1,, M4 verbunden. Die beiden Module werden also mit den gleichen Eingangssignalen angesteuert. Welche Ziffer durch die Eingangssignale aktualisiert wird, hängt von den Steuersignalen AN0 AN7 ab, die mit den Anoden der jeweiligen Ziffern verbunden sind. Diese Art der Ansteuerung nennt man Multiplexing. 20Eine Anzeige ist also aktiv, wenn eine 1 an Seite 3 von 7

4 der Anode anliegt, bzw. eine 0 an der Basis des PNP-Transistors (low-aktiv), und ein Segment leuchtet, wenn gleichzeitig die Katode auf 0 ist (low-aktiv). In diesem Laborversuch wird das Signal AN0 dauerhaft auf 0 gesetzt (AN1 bis AN7 auf 1), so dass nur eine Ziffer angesteuert wird. A F E G D B C Die Steuersignale CA bis CG schalten die entsprechenden LEDs A bis G der selektierten Ziffer ein. Durch die Wahl geeigneter Bitmuster kann demnach die Anzeige unter anderem die folgenden Werte erzeugen: Die Signale der 7-Segment-Anzeige sind direkt mit dem FPGA verbunden. Die Bezeichnungen der FPGA- Pins, die zu den Anzeigen führen, können Sie dem Datenblatt entnehmen. Seite 4 von 7

5 3. Vektoren in Verilog Mehrere Signale, die logisch eine Einheit bilden, wie z.b. die Bits einer binärcodierten Dezimalzahl, können in Verilog zu einem Vektor zusammengefasst werden. In der Schnittstellenbeschreibung des Moduls wird ein Port mit der Bezeichnung a und einer Breite von 4 Bit wie folgt deklariert: input [7:0] a; Ein Signalvektor mit gleichen Eigenschaften kann mit Hilfe der folgenden Notation für die Verwendung innerhalb des Moduls deklariert werden: wire [7:0] sum_a ; Bei einer Zuweisung zwischen zwei Vektoren prüft Verilog nicht so streng wie VHDL, ob die Datentypen, die Wortbreite und die Zählrichtung identisch sind. Wird ein kürzerer Vektor einem längeren Vektor zugewiesen, werden die fehlenden höherwertigen Bits mit Nullen aufgefüllt. Wird ein längerer Vektor einem kürzeren zugewiesen werden die überzähligen höherwertigen Bits abgeschnitten. Konstanten können Vektoren in Verilog als Binär-Code, Dezimalzahl oder Hexadezimalzahl zugewiesen werden assign sum_a=4 b1101; assing sum_a=4 hd; assing sum_a=4 d13; Einzelne Elemente des Vektors können durch die folge Notation beschrieben werden: assign sum_a[3]=1; assign sum_a[2]=1; assign sum_a[1]=0; assign sum_a[0]=1; Einzelne Signale aber auch einzelne Vektoren können mit dem Konkatinierungsoperator zu einem gemeinsamen Vektor mit größerer Breite zusammengefasst werden: assign sum_a={ 1, 3 b101}; Einzelne Bits oder Signale können auch mehrfach in einen Vektor eingefügt werden: assign sum_a={4{1}}; Seite 5 von 7

6 4. Bedingte nebenläufige Anweisungen Die Ausführung nebenläufiger Anweisungen kann in Verilog an Bedingungen geknüpft werden. Hierfür wird der Bedingungsoperator verwendet. Der Bedingungsoperator hat eine ähnliche Funktionalität wie eine if-else Abfrage und hat die folgende Struktur: assign signal_name = condition_a? value_a : value_b ; Dem Signal signal_name wird der Wert value_a zugewiesen, wenn die Bedingung condition_a wahr ist und der Wert value_b, wenn die Bendingung condition_b falsch ist. Der Bedingungsoperator kann auch mehrfach verschachtelt werden, um mehrere Bedingung zu prüfen assign signal_name = condition_a? value_a : condition_b? value_b : condition_c? value_c : value d; Beispielhaft kann der Bedingungsoperator in folgender Form verwendet werden, um dem Vektor m Werte in Abhängigkeit von den Signalen p, q und r zu zuweisen: Assign m = (p == 1)? 2 b00 : (q == 1)? 2 b01 : (r == 1)? 2 b10 : 2 b11; Seite 6 von 7

7 5. Aufgabenstellung Ihre Aufgabe besteht darin, die Stellung der 4 Schalter SW3, SW2, SW1, SW0 mit Hilfe des FPGAs auszulesen und als binär kodierte Dezimalzahl zu interpretieren. Die LEDs der 7-Segment-Anzeige sollen so angesteuert werden, dass der an den Schaltern eingestellte Wert als Dezimalzahl an der Anzeige erscheint. Wird ein binärer Wert durch die Schalter gewählt, der einer Dezimalzahl größer neun entspricht, soll die 7-Segment-Anzeige den Buchstaben E für Error ausgeben. Bereiten Sie bitte die Aufgabe 1) zu Hause vor und bringen Sie Ihre Ergebnisse mit ins Labor. 1) Ermitteln Sie die Bitkombinationen CA, CB,, CG, die für die Darstellung der Dezimalzahlen 0 bis 9 und des Buchstabens E nötig sind, als Vektor mit 7 Bit Wortbreite (Anzeigen sind low-aktiv!). Dezimahlzahl CA & CB & CC & CD & CE & CF & CG E ) Schreiben Sie ein Verilog Modul, dass die Schalterstellung SW3, SW2, SW1, SW0 als 4-Bit breiten Port-Vektor einliest und mit Hilfe des Bedingungsoperators die Bitmuster für die Ansteuerung für die 7-Segment-Anzeige generiert, die dann über einen 7-Bit breiten Ausgangsportvektor der 7-Segment-Anzeige zugeführt wird. Berücksichtigen Sie, dass die 7-Segment-Anzeige noch das Signal AN0 benötigt, dass bei diesem Versuch dauerhaft auf 0 gesetzt werden soll. 3) Implementieren Sie ihr Verilog-Design auf dem FPGA. Legen Sie dabei bitte den Eingangsvektor ihres Verilog Moduls auf die Kippschalter SW0, SW1, SW2, SW3 und den Ausgangsvektor auf die Steuerleitungen der 7-Segment-Anzeige 4) Prüfen Sie die Funktion Ihres Verilog-Designs durch Betätigung der Schalter und Beobachtung der 7-Segment-Anzeige. 5) Erweitern Sie ihr Verilog Modul so, dass es noch die Zahlenwerte 10 bis 15 auf der 7-Segment Anzeige hexadezimal kodiert anzeigt. Benutzen Sie für b, d Kleinbuchstaben, für A, C, E, F Großbuchstaben. Seite 7 von 7