Mikrocomputertechnik. Systembus. Ein Mikroprozessor kommuniziert über den Systembus mit Speicher und I/O

Transkript

1 Systembus Ein Mikroprozessor kommuniziert über den Systembus mit Speicher und I/O Der Ablauf erfolgt in zwei Schritten: o Anlegen von Adressen und Schreib/LeseRichtung o Schreiben bzw. Lesen der Daten AB R/W DB Benötigt wird daher ein Zeitraster, d.h. ein Takt.

2 Zeitverhalten Festes Zeitraster : Synchroner Systembus Problem: Beim Anschluß unterschiedlich schneller Bausteine bestimmt der langsamste den Takt des Busses Variables Zeitraster : Asynchroner Systembus Zusätzliche Steuersignale bestimmen das Zeitverhalten Address Strobe : /AS (Prozessor) Data Strobe : /DS (Prozessor) Data Transfer Acknowledge : /DTACK (Speicher) AB /AS R/W /DS DB /DTACK variabel

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4 Anschluß von Speicherbausteinen an einen Mikroprozessor Mikroprozessor: Adressbus A0 A23 Datenbus Asynchroner Systembus 1. Beispiel: 1 Speicherbaustein 16M x 8 CPU Speicher /DTACK Verz /AS A0A23 $FFFFFE $FFFFFE $FFFFFD Adressraum (24 Leitungen) Der Adressraum des Prozessors ist vollständig belegt $ $ $

5 2. Beispiel: 1 Speicherbaustein 4M x 8 Adressraum $C00000 $ Nur ¼ Adressraum des Prozessors ist belegt $ $ CPU Speicher /DTACK Verz /AS A23 A22 A0A21 Der Speicherbaustein erscheint 4 mal im Adressraum, er wird gespiegelt

6 3. Beispiel: 1 Speicherbaustein 4M x 8 Adressraum $C00000 $ Nur ¼ Adressraum des Prozessors ist belegt $ $ CPU Speicher /DTACK Verz /AS A23 A22 CS Logik A0A21 Der Speicherbaustein erscheint nur einmal im Adressraum, wenn nur bei der Kombination A22 = 0 und A23= 0 den Wert 0 hat. = /AS + A23 + A22

7 Weitere Kombinationen $C00000 $ Speicherbaustein liegt ab der Adresse $ im Adressraum $ = % $ = /AS + A23 +!A22 $ $C00000 Speicherbaustein liegt ab der Adresse $80000 im Adressraum $ $ = % $ = /AS +!A23 + A22 $ $C00000 $ $ Speicherbaustein liegt ab der Adresse $C00000 im Adressraum $C00000 = % = /AS +!A23 +!A22 $

8 Regel: Zur vollständigen Dekodierung einer Bausteinadresse werden alle niederwertigen Adressleitungen zum Baustein geführt, alle restlichen höherwertigen Adressleitungen werden in der ChipSelectLogik zur Ermittlung des ChipSelectSignals verwendet.

9 Bussystem des M Bit Datenbus DB0 DB15 asynchrones Busprotokoll /AS = Addressstrobe /DTACK = Data Transfer Acknowledge 24 Bit AdressBus Adressraum 16 Mbyte variable Busbreite d.h. es sind Wortzugriffe mit 16BitDatenwort und Bytezugriffe mit 8 Bit Datenwort möglich (move.b und move.w ) Die Adresse des bezieht sich auf Byte. D.h. beim wortweisen Zugriff werden zwei Bytes gleichzeitig gelesen. Zum Zugriff auf das nächste Wort muss daher die Adresse um 2 erhöht werden. Realisierung: Statt der Adressleitung A0 verwendet der M68000 zwei Datastrobe Leitungen /UDS = Upper Data Strobe /LDS = Lower Data Strobe

10 8Mx8 8Mx8 SA22 SA A23 A1 /UDS /LDS Adressleitung A1 A23 werden mit den Adressleitungen der beiden Speichermodule SA22 verbunden. Mit /UDS wird der Speicherblock bei geraden ByteAdressen aktiviert, mit /LDS der Speicherblock für ungerade Byte Adressen. /UDS und /LDS sind gleichzeitig aktiv bei Wortzugriffen. Beispiele: Zugriff auf 16Bit Wort MOVE.W #$AABB, $1000 ; /UDS = 0 und /LDS = 0 $AABB wird an die Adressen $1000 und $1001 kopiert $1000 $AA $1001 $BB Zugriff auf gerade Byteadresse MOVE.B #$CC, $1010 ; /UDS = 0 und /LDS = 1 $CC wird an die Adresse $1011 kopiert $1010 $CC $1011

11 Zugriff auf ungerade Byteadresse MOVE.B #$CC, $1011 ; /UDS = 1 und /LDS = 0 $1010 $1011 $DD $DD wird an die Adresse $1011 kopiert

12 Übungsaufgabe: Anschluß von Speicher an den An einen Prozessor wird ein 256 KByte SRAMSpeicher angeschlossen, verwendet werden 128KByte Speicherbausteine. Der SRAMBereich beginnt bei Adresse $F Wieviele Speicherbausteine sind nötig? Antwort: 2 Skizze: /LDS Decoder SRAM 128Kx8 128Kx8 A23 A1 /UDS /AS A23A A17A1 SA16 SA16 Die logischen Gleichungen der Chipselectsignale lauten: 1 =!A23 +!A22 +!A21 +!A20 + A19 + A18 + /UDS + /AS 2 =!A23 +!A22 +!A21 +!A20 + A19 + A18 + /LDS + /AS

13 Statt 128Kx8 werden nun 64Kx8 verwendet. Wie sieht nun die Anschlußskizze aus und wie lauten die Gleichungen Benötigt werden nun 4 Bausteine 64Kx8 64Kx8 4 SA15 SA15 Decoder SRAM A23 A /LDS /UDS /AS A23A A16A1 64Kx8 SA15 3 A16A1 64Kx8 SA15 Die logischen Gleichungen der Chipselectsignale lauten: 1 =!A23 +!A22 +!A21 +!A20 + A19 + A18 + A17 + /UDS + /AS 2 =!A23 +!A22 +!A21 +!A20 + A19 + A18 +!A17 + /UDS + /AS 3 =!A23 +!A22 +!A21 +!A20 + A19 + A18 + A17 + /LDS + /AS 4 =!A23 +!A22 +!A21 +!A20 + A19 + A18 +!A17 + /LDS + /AS

14 Statt 128Kx8 werden nun 128Kx4 verwendet /LDS Decoder SRAM 128Kx4 128Kx4 128Kx4 128Kx4 A23 A1 /UDS /AS A23A A17A1 SA16 D12 SA16 D11 SA16 D4 SA16 D3 Die logischen Gleichungen der Chipselectsignale lauten: 1 =!A23 +!A22 +!A21 +!A20 + A19 + A18 + /UDS + /AS 2 =!A23 +!A22 +!A21 +!A20 + A19 + A18 + /LDS + /AS