Vorlesung "Struktur von Mikrorechnern" (CBS)

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1 5 Entwicklung der Prozessorarchitekturen 5.1 Intel Prozessorenreihe i und 8086 Prozessoren Prozessoren Pentium Prozessoren 5.2 Vergleich von Prozessorarchitekturen unterschiedlicher Hersteller Inhaltsverzeichnis Kapitel 5 Kap.5 1 / 33 Zielrichtung der Entwicklung Die Entwicklung der Prozessoren für "Multi Purpose" Anwendungen ist im Sinne der Leistungssteigerung bestimmt durch - Erhöhung der Leistungskenndaten (z.b. Taktraten, Befehlstakt, Busbreiten, Registerzahl,, ) - Verbesserung der Verarbeitungseffektivität (z.b. Wait-States,, Pipelining, Vektorisierung, ) - Integration von externen Funktionseinheiten (z.b. Coprozessor, Bus-Interface,, ) - Anpassung an Betriebssystem-/ Softwareerfordernisse (z.b. komplexer Befehlssatz, "Protected-Modes", Multitasking-Unterstützung, ) - Anpassung an Peripherieerfordernisse (z.b. MMX-, 3D NOW!-, SSE- Befehlssätze, ) - multimedia extension streaming SIMD extension (single instruct. mult. data) => Maßnahmen finden sich in der Prozessorreihe i86 wieder 5 Entwicklung der Prozessorarchitekturen Kap.5 2 / 33 Dr. R. Viga / EMK

2 Prozessorhistorie: Die Anfänge Der 8086 von 1978 war die erste 16-Bit-CPU von Intel (16-Bit breiter Systembus). Aus Kompatibilitätsgründen (Motherboards) folgte 1979 modifizierte 8088 CPU mit 8-Bit breitem Systembus (16-Bit intern, 8-Bit extern). Der erste PC (IBM 5150, 1981) verfügte über eine 8088-CPU. Nach heutiger Nomenklatur müsste 8088 eigentlich 8086SX heißen. Prozessorhistorie: Der Der 286er von 1982 war ebenfalls ein 16-Bit-Prozessor. Er verfügte über - eine höhere Taktfrequenz (ursprünglich 6 MHz, später 8, 10 und 12 MHz) - eine optimierte Befehlsabarbeitung (mehr Arbeitsschritte je Taktzyklus) - einen sog. "Protected-Mode" mit 24-Bit virtuellem Adressraum. => Wechsel von DOS zu Windows und Multitasking wurde ermöglicht (OS/2 war einziges Betriebssystem das diesen Mode nutzte) Mit dem wurde die PC-AT-Baureihe 1984 begründet. Ein PC auf Basis und 6 MHz war viermal schneller als ein 8086 mit 4.77 MHz und 8086 Prozessoren Kap.5 3 / 33 Prozessorhistorie: Der Erzeugen der physikalischen Segmentregister Execution Allzweckregister ALU Steuerung Offsets und Daten 16 Segment Deskriptor Speicheroperanden Anforderung 24 physikalische er Queue 24 Befehlsdekodierung Busschnittstelle Adreß- Bus 16 Daten- Bus dekodierte Befehle Queue für dekodierte Befehle Instruction Kap.5 4 / 33 Dr. R. Viga / EMK

3 Einschub: "Protected" Protected-Mode" Der "Protected-Mode" wurde aus den Gesichtspunkten - Aufbrechen der Begrenzung auf 1 MB adressierbaren physikalischen Speicher (durch 20 Adressbus-Leitungen), - Abwärtskompatibilität zu früheren Systemen (8086 und haben unterschiedliche Adressbus-Breiten von 20 bzw. 24 Bit) und - Schutz vor unzulässiger Speicherverwendung (z.b. Schreiben in ein Code- Segment, Ausführen eines Data-Segment als Code) eingeführt. Der kannte erstmals die beiden Ausführungsmodi "Real-Mode" und "Protected-Mode" (16-Bit-"Protected-Mode", ab auch -Bit-"Protected- Mode"). Im -Bit-"Protected-Mode" sind erstmals Segment-Limits bis 4 GB möglich (-Bit Adressbus). Kap.5 5 / 33 Einschub: "Protected" Protected-Mode" real mode 16-bit protected mode -bit protected mode Segmentbasisadresse 20-bit (1 MB range) = 16 * Segmentregister 24-bit (16 MB range), im descriptor -bit (4 GB range), im descriptor Segmentgröße (höchstens) 16-bit, 64 KB (fix) 16-bit, 1 B - 64 KB 20-bit, 1 B - 1 MB oder 4 KB - 4 GB Segmentschutz nein ja ja Segmentregister segment base adr / 16 selector selector "Real-Mode": - jedes Segment ist genau 64 KB groß und frei in der Verwendung - die base adress ist der mit 16 multiplizierte Inhalt des jeweiligen Segmentregisters "Protected Mode": - neben der base adress existiert eine Zugriffskennzeichnung in der maximale Segmentgröße und einige Steuerflags enthalten sind - Zugriffskennzeichnungen liegen in einem 8-Byte großen Record, dessen Inhalt in das Descriptor Register der CPU geladen werden muss Kap.5 6 / 33 Dr. R. Viga / EMK

4 Einschub: "Protected" Protected-Mode" Zugriffskennzeichnung (80286) [63..48] 47 [46..45] 44 [43..41] 40 [39..16] [15..00] nicht genutzt P DPL S Type A 24-bit base adress 16-bit Limit 2 Byte 1 Byte 3 Byte 2 Byte Die Zugriffskennzeichnung enthält u.a. Informationen zu: - Präsenz des jeweiligen Segmentes - Unterscheidung zwischen Code-, Data-, Stack- und Systemsegment - Zugriffsmöglichkeiten (beschreiben, nur lesen, ) Mit dem Laden eines Segmentregisters in die CPU werden auch die zugehörigen Descriptor-Daten eingelesen, die dann für alle folgenden Speicherzugriffe innerhalb dieses Segments gültig sind. Für die Speicheradressierung gibt es drei Descriptor-Tabellen: - GDT (global descriptor table) für globale Zugriffe - LDT (local descriptor table) für Zugriffe innerhalb eines "Tasks" - IDT (interrupt descriptor table) für Interrupt-Service-Zugriffe Kap.5 7 / 33 Einschub: "Protected" Protected-Mode" global descriptor table (a) Real Mode Adressierung Adresse: 8123:FFEC FFEC 9121C * bit Offset Physikalische Adresse (b) Protected Mode Adressierung Adresse: 0058:FFEC GDT No Entry 00h Basis Adresse 08h Tabellenindex Offset Basis Adresse 10h (16-bit) (16-bit) Basis Adresse 18h Basis Adresse Basis Adresse = 81230h 50h 58h... hier Basis Adresse, Limits und Zufgriffskennzeichnung enthalten FFEC 9121C + 16-bit Offset Physikalische Adresse Kap.5 8 / 33 Dr. R. Viga / EMK

5 Prozessorhistorie: Die 80386er DX: Der 386er von 1985 war die erste -Bit-CPU. Er verfügte über - -Bit Adressleitungen womit 4 GB Speicher adressiert werden konnten - eine verbesserte Adressierungsmethode gegenüber dem 286er - Taktraten von ursprünglich 16 MHz, später 20 und 33 MHz (spätere Clones von Cyrix und AMD mit bis zu 40 MHz) - einen zusätzlichen Betriebsmodus, den sog. "virtuellen 8086-Mode" (hiermit konnte ein PC mehrere 8086er Maschinen gleichzeitig simulieren, mit jeweils eigenem Bereich im Arbeitsspeicher). Der war der erste Prozessor auf dem frühe Windows-Versionen gut liefen SX: Eine preiswerte Variante des 386 DX ist der 386 SX. Der Preisvorteil wurde durch eine Verringerung des Adressbusses auf 24 Adressleitungen bewirkt. Daher sind mit ihm wie beim 286 nur 16 MB RAM ansprechbar Prozessoren Kap.5 9 / 33 Prozessorhistorie: Die 80386er effektive Protection Test Allzweckregister Barrel Shifter ALU Multiplikation/ Division Segmentation Segment Deskriptor Busschnittstelle Segmentregister Segmentumsetzung Memory Operand Requests lineare Paging Translation Lookaside Buffer Seitenumsetzung physikalische Über die Paging werden lineare in physikalische umgesetzt. Bus Interface Adreßbus 386DX = Bits 386SX = 24 Bits Datenbus 386DX = Bits 386SX = 16 Bits Steuerung Befehlsdekodierer er dekodierte Befehle Queue für dekodierte Befehle Queue Codezugriffe Instruction Decode Code Prozessoren Kap.5 10 / 33 Dr. R. Viga / EMK

6 Prozessorhistorie: Die 80386er Verzeichnisindex Tabellenindex Offset Seitenverzeichnis Seitentabelle Komposition der logischen (lineare ) erfolgt aus 3 Komponenten. Seite lineare Adresse Vergleichbar mit -GDT - LDT Pages -IDT Verzeichniseintrag Tabelleneintrag Zieladresse CR3 (PDBR) Prozessoren Kap.5 11 / 33 Prozessorhistorie: Die 80486er DX: Der 486er von 1989 war etwa doppelt so schnell wie sein Vorgänger bei sonst gleichen Daten. Er verfügte über - -Bit Adressleitungen womit 4 GB Speicher adressiert werden konnten - effizientere Art der Befehlsverarbeitung - höhere Busgeschwindigkeit - integrierter mathematischer Coprozessor - Chip-interner 8 KB Level-1- Einschub: -Prinzip Als bezeichnet man einen i.a. kleinen, schnellen Pufferspeicher (statisches RAM; Zugriffszeiten einige ns bis wenige 10 ns) für Zugriffe auf einen großen, langsamen Speicher. In werden häufig benötigte Informationen vorgehalten, um Zugriffe auf den langsamen Arbeitspeicher zu verringern. Kap.5 12 / 33 Dr. R. Viga / EMK

7 Prozessorhistorie: Die 80486er Daten Daten Allzweckregister Barrel Shifter ALU Multiplikation/ Division Integer Mikrobefehl Segment Deskriptor Segmentregister Segmentumsetzung Segmentation lineare Adresse Translation Lookaside Buffer Seitenumsetzung Paging lineare physikalische Adresse Controller 8K 64-Bit -Bus wird in Zeilen ( Lines bzw. Sets) eingeteilt. Busbreitensteuerung Busschnittstelle Burst Control Daten,, Busanforderungen Busbreitensteuerung Datenbus Floating- Point Fließkommaregister und Stack Steuerung Protection Test Control Fließkommasteuerung Befehls- Wort Mikrocode Startpunkt Befehlsdekodierer Instruction Decode er Queue geladener Code Paritätstest Schreibpuffer Bei Lesezugriff auf Arbeitsspeicher füllt CPU mittels schneller Burst- Zyklen komplette -Zeile aus selbem Speicherblock (hohe Wahrscheinlichkeit auf nachfolgende Zugriffe auf gleichen Block). Kap.5 13 / 33 Einschub: -Prinzip Beispiel eines 486 er Sekundär- (kein CPU-) ) Um Set-Zeilen Bereiche im Arbeitsspeicher zuzuordnen, existiert -Verzeichnis. A0-A31 A4-A17 A18-A Bit Tag-RAM Comparator 64 MB V V V V A 26 -A 31 nicht dekodiert! 16K x 16 Byte = 256 KB Set bestehend aus - valid-bit -Tag -Data Memory ~ ~ Scheibchen im Umfang 256 kb innerhalb 64MB Byte A 0 A 3 4GB 64 MB A4-A17 Data-RAM Match ~ ~ ~ Data-Bus Kap.5 14 / 33 Dr. R. Viga / EMK

8 Einschub: -Prinzip Unterscheidung der -Typen: - "Direct Mapped" (jedem Set ist nur ein -Eintrag zugeordnet) - Assoziativer (Teil- oder Vollassoziativ je nach Zahl der Komparatoren) "Direct Mapped" : Direkt abgebildeter (direct mapped) ist einfachste Form. - Set ist nur ein -Eintrag zugeordnet - Set deckt im Arbeitsspeicher zusammenhängenden Block ab (im Bereich 64K) - Speicheranforderung außerhalb des 64K-Blocks führen zu Miss, sonst Hit - da im Tag nur Adressteil gespeichert ist, können nur innerhalb eines geschlossenen Speicherblocks Lines unterschieden werden Assoziativer : Problem der Blockbeschränkung wird durch teil- oder vollassoziative Mehrweg- s gelöst. - taucht ein Tag wiederholt auf, erfolgt kein Komplettaustausch des Speicherblocks - Speicherung erfolgt in einer weiteren Ebene - Ebenen- oder Wegauswahl erfolgt über den Set-Adressteil - Mehrweg- ist vervielfachter "Direct Mapped" (z.b. 2-Wege- erfordert doppelten Schaltungsaufwand) Kap.5 15 / 33 Einschub: -Prinzip vierfach assoziativer 8 kbyte First-Level Level- des i486 A0-A Bit 21 Bit 21 Bit 21 Bit Tag-RAM 0 Tag-RAM 1 Tag-RAM 2 Tag-RAM 3 Control Comparator 0 Comparator 1 Comparator 2 Comparator L3 L2 L1 LD B2 B1 B0 Data-RAM 0 Data-RAM 1 Data-RAM 2 Data-RAM 3 Hit- Record LRU- Record Fiu-Buffer Data-Bus Read-Buffer Mittels LRU-Bits (least recently used) ist festzustellen, welcher Eintrag am längsten nicht benutzt wurde => Eintrag überschreibbar Kap.5 16 / 33 Dr. R. Viga / EMK

9 Prozessorhistorie: Die 80486er SX: Der 80486SX ist eine preiswerte Variante des 80486DX, bei dem der Coprozessor gegenüber dem 80486DX nicht integriert wurde. Derivate: Cyrix und Texas Instruments stellten 486SLC Chips her, mit gleichem Befehlssatz wie 486DX, aber - nur 16 Bit externen Datenbus - 1 KB interner - kein mathematischer Coprozessor - Architektur unterscheidet sich stark von Intel-Architektur IBM stellte eigene 486er-Prozessoren unter der Serienbezeichnung SLC2 und SLC3 (Blue Lightning Prozessoren) vergleichbar mit einem 486SX her kbyte interner (8 kbyte beim I 486) - kein mathematischer Coprozessor - Busschnittstelle wie beim SLC2 mit 25/50 MHz extern/intern; SLC3 mit 25/75 MHz bzw. 33/100 MHz - Chips wurden nur in IBM-PCs verwendet, nicht frei erhältlich Kap.5 17 / 33 Prozessorhistorie: Die 80486er "DX4" nicht wegen Leistungsvervierfachung sondern aus DX4: patentrechtlichen Gründen; darum später auch "Pentium" statt "80586" Intels DX4-Prozessoren stellen eine Verbesserung der 486-Serie dar. - Verarbeitungsgeschwindigkeit wurde verdreifacht - Taktraten gesteigert auf 75 MHz, 83 MHz bis 100 MHz - 16 K interner - Betriebsspannung 3,3 Volt (auch 5 Volt wegen Kompatibilität) Derivate: AMD stellt Serie sogenannter 5x86 CPUs her. - verbesserter 486er - Schwelle zur 5. CPU-Generation - Taktraten z.b. 120 MHz (übertaktbar bis 160 MHz) Kap.5 18 / 33 Dr. R. Viga / EMK