Arbeitsblätter zurübung

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1 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA MaterialienzurLehrveranstaltung Rechnerarchitekturen (StudiengangI) Rechnerarchitekturen (Studiengänge WI,MT) Technische Informatik2 (ModularisiertesIngenieurstudium) Arbeitsblätter zurübung März 25 DieseArbeitsblätterdienenzumachschlagenbeimLösenderÜbungsaufgaben. ZurPrüfung bitte imoriginalzustand mitbringen!!! Bittebenutzen Sie nuraktuellesmaterial! DieneuesteVersionfindenSiestetsunterhttp://tin.tu-ilmenau.de/ra/ TUIlmenau, FakultätIA,Institut TTI Fachgebiet Rechnerarchitekturen Druck und Vervielfältigung nur zum persönlichen Gebrauch! Prof.Fengler

2 Rechnerarchitekturen -Arbeitsblätter Prozessorreihe x86 TUIlmenau,Institut TTI,FG RA i DX 8386 SX 8386 EX i DX 8486 SX i486 Pentium Pentium Pro Pentium2,3, 4 Pentium Athlon 64(AMD) Pentium4 (abprescott2m) Pentium 64 Itanium Itanium2 Itanium EsistnureineAuswahlder Prozessortypendargestellt.DieMehrzahl der Typenbeispiele stammt von der FirmaIntel Corp. Einige Hersteller kompatibler Prozessorenwurden nichtberücksichtigt. AlleWarenzeichen sind Eigentumder jeweiligen Firmen. Prof.Fengler

3 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA Speicherräume in der x86-welt (vereinfachte Auswahl, nicht maßstäblich) 6-bit-x86-Programmiermodell physisch: MiByte logisch: 4 Segmente, je 64 KiByte DS SS CS ES Erweitertes 6-bit-x86-Programmiermodell (IA-6) physisch: 6 MiByte logisch: 4 Segmente, je Byte bis 64 KiByte DS SS CS ES 32-bit-x86-Programmiermodell (IA-32) mit segmentiertem Speicher physisch: 4 GiByte logisch: 6 Segmente, je Byte bis 4 GiByte DS SS CS GS FS ES 32-bit-x86-Programmiermodell (IA-32) mit flachem Speicher ("flat") physisch: logisch: 4 GiByte 4 GiByte CS = DS = ES = FS = GS = SS 64-bit-x86-Programmiermodell (x86-64) physisch: logisch: min. TiByte max. 256 TiByte je Task IA-64-Programmiermodell physisch: logisch: 6 TiByte bis 6 EiByte max. 6 PiByte je Task Prof.Fengler 2

4 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA Registersatzim32-bit-x86-Programmiermodell (Auswahl derwichtigstenregister) AH AL AX EAX Allgemeine Register 3 5 ESI SI BH BX EBX BL EDI DI CH CX ECX CL EBP BP DH DX EDX DL ESP (Stackpointer) SP Status-und Steuerregister EIP (Befehlszeiger) IP FLAGS EFLAGS (Prozessorstatusregister) Carry (Übertrag) Parity(Parität) Auxiliary Carry (Hilfsübertrag) Zero(ull) Sign(Vorzeichen) Overflow (Überlauf) Prof.Fengler AufbaudesFlag-Registers (EFLAGS) Status-Flags Steuer-Flags Trap Enable (Schrittmodus) Interrupt Enable (Unterbrechungs-Freigabe) Direction (Richtung) System-Flags I/OPrivilege Level (E/A-Privileg-Stufe) ested Task (VerschachtelterProzess) ResumeDebug Breakpoint (Wiederaufnahme nach Break) Virtual86 Mode (Virtueller86Mode) VM RF T IOPL OF DF IF TF SF ZF AF PF CF

5 Rechnerarchitekturen Arbeitsblätter Befehlsliste für das 32-bit-x86-Programmiermodell Die Befehlsliste umfasst nur die wichtigsten Befehle. Bei einigen Befehlen sind nicht alle Operandenformate dargestellt. Bei der Flagbeeinflussung sind nur CF, ZF, SF und OF berücksichtigt. Transportbefehle MOV Kopieren eines Wertes MOV reg, reg MOV mem, reg MOV reg, mem MOV reg, const Kopieren des Wertes des zweiten Operanden in den ersten Operanden Alle Flags bleiben unverändert. MOV EAX, FFABCH MOV [ESI + EAX * 4 + FH], EBX MOV AL, [EBX] MOV [ECX], BX Prof. Fengler 4

6 Rechnerarchitekturen Arbeitsblätter Arithmetische Befehle ADD, ADC Addition zweier Operanden ADD reg, reg ADD mem, reg ADD reg, mem ADD reg, const Die beiden Operanden werden addiert. Das Ergebnis der Operation wird im ersten Operanden abgelegt. Bei ADC wird zusätzlich der Wert des Carry-Flags hinzu addiert. CF, ZF, SF und OF werden entsprechend dem Ergebnis der Operation gesetzt. ADD AX, BX ADC [EAX], AL IC Inkrementieren des Operanden IC reg Der Operand wird um Eins erhöht. ZF, SF und OF werden entsprechend dem Ergebnis der Operation gesetzt. CF bleibt unverändert. IC AL IC EAX IC BX Prof. Fengler 5

7 Rechnerarchitekturen Arbeitsblätter SUB, SBB Subtraktion zweier Operanden SUB reg, reg SUB mem, reg SUB reg, mem SUB reg, const Der zweite Operand wird vom ersten Operanden abgezogen. Das Ergebnis der Operation wird im ersten Operanden abgelegt. Bei SBB wird zusätzlich der Wert des Carry-Flags subtrahiert. CF, ZF, SF und OF werden entsprechend dem Ergebnis der Operation gesetzt. SUB [EAX + EDI * 8], AL SBB AL, 3FH SUB AL, BL SBB AL, 2 DEC Dekrementieren des Operanden DEC reg Der Operand wird um Eins vermindert. ZF, SF und OF werden entsprechend dem Ergebnis der Operation gesetzt. CF bleibt unverändert. DEC ESP DEC AL DEC AX Prof. Fengler 6

8 Rechnerarchitekturen Arbeitsblätter CMP Vergleich zweier Operanden CMP reg, reg CMP mem, reg CMP reg, mem CMP reg, const Der zweite Operand wird vom ersten Operanden abgezogen. Es werden nur die entsprechenden Flags gesetzt, das eigentliche Ergebnis der Subtraktion wird nicht benutzt (beide Operanden bleiben unverändert). In Verbindung mit den entsprechenden Sprungbefehlen lassen sich damit Vergleiche durchführen und auswerten. CF, ZF, SF und OF werden entsprechend dem Ergebnis der Operation gesetzt. CMP AL, 3 CMP EAX, [EBX] CMP [EAX], EAX MUL, IMUL Multiplikation von 32 bit Werten (vorzeichenlos, vorzeichenbehaftet) MUL reg32 IMUL reg32 Der in Register EAX enthaltene 32 bit Wert wird mit dem Inhalt des angegebenen Registers multipliziert und das 64 bit Ergebnis in Register EDX (Bits 32-63) und EAX (Bits -3) abgelegt. Alle Flags sind nach Ausführung der Operation in undefiniertem Zustand. MUL EBX IMUL EDX Prof. Fengler 7

9 Rechnerarchitekturen Arbeitsblätter DIV, IDIV Division eines 64 bit Wertes durch einen 32 bit Wert (vorzeichenlos, vorzeichenbehaftet) DIV reg32 IDIV reg32 Der 64 bit Dividend muss in den Registern EDX (Bits 32-63) und EAX (Bits -3) abgelegt sein. Dieser wird durch den im angegebenen Register enthaltenen Wert geteilt. Der Quotient wird in Register EAX abgelegt, der ganzzahlige Rest in Register EDX. Alle Flags sind nach Ausführung der Operation in undefiniertem Zustand. DIV EAX IDIV ECX Logische Befehle OR Bitweise Oder-Verknüpfung zweier Operanden OR reg, reg OR mem, reg OR reg, mem OR reg, const Die gleichwertigen Bits der beiden Operanden werden mit einem logischen Oder verknüpft und das Ergebnis an der Stelle des ersten Operanden gespeichert. CF und OF werden gelöscht, ZF und SF werden entsprechend dem Ergebnis gesetzt. OR AL, H OR EAX, [EBX * 2 + 3ABFFFH] OR [ESI + EDI], BH Prof. Fengler 8

10 Rechnerarchitekturen Arbeitsblätter AD Bitweise Und-Verknüpfung zweier Operanden AD reg, reg AD mem, reg AD reg, mem AD reg, const Die gleichwertigen Bits der beiden Operanden werden mit einem logischen Und verknüpft und das Ergebnis an der Stelle des ersten Operanden gespeichert. CF und OF werden gelöscht, ZF und SF werden entsprechend dem Ergebnis gesetzt. AD AL, 3H AD [ECX], ESP XOR Bitweise Exklusiv-Oder-Verknüpfung (Antivalenz) zweier Operanden XOR reg, reg XOR mem, reg XOR reg, mem XOR reg, const Die gleichwertigen Bits der beiden Operanden werden mit einem logischen Exklusiv-Oder verknüpft und das Ergebnis an der Stelle des ersten Operanden gespeichert. CF und OF werden gelöscht, ZF und SF werden entsprechend dem Ergebnis gesetzt. XOR EAX, EAX XOR [EAX + ECX * 4], AL Prof. Fengler 9

11 Rechnerarchitekturen Arbeitsblätter OT Bitweise egation des Operanden (Einerkomplement) OT reg Jedes Bit des Operanden wird durch seine egation ersetzt. Alle Flags bleiben unverändert. OT CL OT EDX EG Arithmetische egation des Operanden (Zweierkomplement) EG reg Der Zahlenwert des Operanden wird durch sein Zweierkomplement ersetzt. CF, ZF, SF und OF werden entsprechend dem Ergebnis der Operation gesetzt. EG AH EG SI Prof. Fengler

12 Rechnerarchitekturen Arbeitsblätter Bitbefehle SHR, SHL Bitverschiebung innerhalb des ersten Operanden SHR reg, const SHL reg, const Die Bits des ersten Operanden werden um die im zweiten Operanden angegebene Anzahl Stellen nach links (SHL) bzw. rechts (SHR) verschoben. Dabei ist das höchstwertige Bit ganz links. Freiwerdende Bits werden mit ull aufgefüllt. Herausgeschobene Bits werden durch das Carry-Flag geschoben. OF ist nach der Operation undefiniert, ZF und SF sind entsprechend dem Ergebnis gesetzt. CF erhält den Wert des zuletzt herausgeschobenen Bits. SHR AL, 4 SHL ECX, 8 SHR EAX, ROR, ROL Bitrotation innerhalb des ersten Operanden ROR reg, const ROL reg, const Die Bits des ersten Operanden werden um die im zweiten Operanden angegebene Anzahl Stellen nach links (ROL) bzw. rechts (ROR) rotiert. Dabei ist das höchstwertige Bit ganz links. Bits, die den Operanden verlassen, werden auf der anderen Seite wieder eingefügt. Gleichzeitig werden diese in das Carry-Flag kopiert. ZF und SF bleiben unverändert. OF ist nach der Operation undefiniert. CF erhält den Wert des zuletzt herausgeschobenen Bits. ROR EAX, 8 ROL CH, 3 Prof. Fengler

13 Rechnerarchitekturen Arbeitsblätter BTR, BTS BTR: Test und Rücksetzen eines Bits, BTS: Test und Setzen eines Bits BTR reg6, const BTR reg32, const BTS reg6, const BTS reg32, const Das Bit auf der durch den zweiten Operanden angegebenen Position wird im ersten Operanden rückgesetzt (=; BTR) bzw. gesetzt (=; BTS). CF erhält den vorherigen Zustand des geänderten Bits. Die anderen Flags sind unbestimmt. BTS EBX, BTR EAX, 3 BT Testen eines Bits BT reg6, const BT reg32, const Das Bit auf der durch den zweiten Operanden angegebenen Position wird im ersten Operanden getestet (keine Änderung). CF erhält den Zustand des getesteten Bits. Die anderen Flags sind unbestimmt. BT EAX, 5 BT BX, 5 Prof. Fengler 2

14 Rechnerarchitekturen Arbeitsblätter Stackbefehle PUSH Speichern des Operanden auf dem Stack PUSH reg32 Das Stackpointerregister ESP wird um vier verringert. Anschließend wird der Operand in der Speicherzelle, deren Adresse in ESP enthalten ist, abgelegt. Alle Flags bleiben unverändert. PUSH EAX PUSH EDX POP Laden des Operanden vom Stack POP reg32 Der Operand wird mit dem Inhalt der Speicherzelle, deren Adresse im Stackpointerregister ESP enthalten ist, geladen. ach dem Laden wird ESP um vier erhöht. Alle Flags bleiben unverändert. POP ECX POP EBX Prof. Fengler 3

15 Rechnerarchitekturen Arbeitsblätter Programmtransferbefehle JMP Unbedingter Sprung JMP label Die Programmausführung wird mit der durch das Label gekennzeichneten Anweisung fortgesetzt. Alle Flags bleiben unverändert. JMP m JZ, JZ, JC, JC Bedingte Sprünge (Auswahl) JZ label JZ label JC label JC label Bei erfüllter Bedingung wird die Programmausführung mit der durch das Label gekennzeichneten Anweisung fortgesetzt, ansonsten mit der dem Sprungbefehl folgenden Anweisung. Bedingungen: Z = Zero-Flag nicht gesetzt, Z = Zero-Flag gesetzt, C = Carry-Flag nicht gesetzt, C = Carry-Flag gesetzt. Alle Flags bleiben unverändert. JZ marke JC schleife JZ ende JC beginn Prof. Fengler 4

16 Rechnerarchitekturen Arbeitsblätter CALL Unterprogrammaufruf CALL label Die Programmausführung wird mit der durch das Label gekennzeichneten Anweisung fortgesetzt, nachdem die Adresse des dem CALL folgenden Befehls auf dem Stack abgelegt wurde (siehe PUSH). Die Rückkehr zu dieser Adresse kann später durch den Befehl RET erfolgen. Alle Flags bleiben unverändert. CALL up CALL ausgabe RET Rückkehr vom Unterprogramm RET Rücksprung aus einem Unterprogramm. Die Sprungadresse wird vom Stack geladen (siehe POP). Alle Flags bleiben unverändert. Prof. Fengler 5

17 Rechnerarchitekturen Arbeitsblätter Ein-/Ausgabebefehle I Eingabe I AL, const8 I AX, const8 I EAX, const8 I AL, DX I AX, DX I EAX, DX Eingabeoperation mit der durch den zweiten Operanden gegebenen E/A-Adresse in das im ersten Operanden angegebene Register. Die Datenbreite wird durch den ersten Operanden bestimmt. Alle Flags bleiben unverändert. I AL, 4H I AL, H I AX, DX OUT Ausgabe OUT const8, AL OUT const8, AX OUT const8, EAX OUT DX, AL OUT DX, AX OUT DX, EAX Ausgabeoperation mit der durch den ersten Operanden gegebenen E/A-Adresse aus dem im zweiten Operanden angegebenen Register. Die Datenbreite wird durch den zweiten Operanden bestimmt. Alle Flags bleiben unverändert. OUT, AL OUT 3FH, AL OUT DX, AL Prof. Fengler 6

18 Rechnerarchitekturen Arbeitsblätter Sonstige Befehle OP Keine Operation OP Keine Operation. Alle Flags bleiben unverändert. Pseudobefehle DB, DW, DD Reservierung von Speicher DB const8 DW const6 DD const32 Der Assembler reserviert für diese Pseudobefehle Speicherbereiche, die mit dem angegebenen konstanten Ausdruck initialisiert werden. Dabei wird stets die angegebene Datenbreite belegt. Beispielsweise erzeugt 'DB 42' ein Byte, welches mit dem Wert 42 initialisiert ist, bei 'DD 42' ist aber ein Doppelwort (4 Byte) mit 42 initialisiert. Eine undefinierte Anfangsbelegung kann durch ein Fragezeichen ausgedrückt werden. Eine mit Komma getrennte Aufzählung mehrerer Werte ist möglich. Keine, da kein Maschinenbefehl. DB H, H, 3FH DW FFFFH, 2ABH DD 2FFFFH DB?,?,?,? Prof. Fengler 7

19 Rechnerarchitekturen - Arbeitsblätter Erläuterungen zur Befehlsliste Verwendete Symbole in der Befehlsliste Symbol wird ersetzt durch... Bemerkung reg ein 8, 6 oder 32-bit-Register alle allgemeinen Register reg6 reg32 ein 6-bit-Register ein 32-bit-Register alle allgemeinen 6-bit-Register alle allgemeinen 32-bit-Register const eine 8, 6 oder 32-bit-Konstante ein vorzeichenbehafteter Zahlenwert im Programmcode const8 const6 const32 eine 8-bit-Konstante eine 6-bit-Konstante eine 32-bit-Konstante ein vorzeichenbehafteter Zahlenwert im Programmcode n Skalierungsfaktor:,2,4 oder 8 siehe nächste Tabelle mem label eine Speicherreferenz (mit 32-bit-Speicheradresse) einen Bezeichner, der vom Assembler durch eine Adresse ersetzt wird. siehe nächste Tabelle Adressierungsarten des flachen 32-bit-x86-Programmiermodells... mit Speicherzugriff (Erläuterung für das Symbol mem) ame der Adressierungsart mem bedeutet hier Beispiel Direkt [const32] [3FF2FFH] Indirekt [reg32] [ESI] Index [reg32 + const] [EAX - 223H] Basisindiziert [reg32 + reg32 ) ] [ESP + ECX] Basisindiziert mit Displacement [reg32 + reg32 ) + const] [EDX + EDI + 7] Skaliert [reg32 ) * n] [reg32 ) * n + const] [reg32 + reg32 ) * n] [reg32 + reg32 ) * n + const] [EAX * 2] [ESI * 8 + 3FH] [ESI + EAX * 4] [ESP + ECX * 4 + 3AFFH] ) ohne ESP Prof. Fengler 8

20 Rechnerarchitekturen - Arbeitsblätter... ohne Speicherzugriff ame der Adressierungsart Operand Beispiel Register Adressierung reg EAX Unmittelbare Adressierung ( Direkt Operand ) const FF4D56H Allgemeiner Aufbau einer typischen Befehlszeile label: operation operand, operand2 ; ein kommentar Prof. Fengler 9

21 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA Prof.Fengler 2

22 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA Prof.Fengler 2

23 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA Anordnung derdatenimspeicher FFFF FFFF H FFFF FFFE H H H F H E H D H C H B H Doppelwort (32 bit) A H D3 D24 9 H 8 H D23 D6 7 H D5 D8 6 H D7 D 5 H 4 H /BE3 /BE2 /BE /BE 3 H 2 H H H Adresse Prof.Fengler 22

24 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA Allgemeiner ROM Tiefe: 2 x Zellen Breite: y bit A A bis A x- D bis D y- Adresseingänge Datenausgänge D /CE chip enable (Bausteinfreigabe) A x- /CE D y- /CE Funktion Lesen ROM inaktiv Allgemeiner statischer RAM (sram) Tiefe: 2 x Zellen Breite: y bit A A bis A x- D bis D y- Adresseingänge Datenein- und ausgänge D /CE chip enable (Bausteinfreigabe) A x- /WE write enable (Schreibfreigabe) /CE /WE D y- /CE /WE Funktion Schreiben sram Lesen X inaktiv Prof.Fengler 23

25 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA ProgrammierbaresParallel-Interface(PPI) 8255A Innere Struktur Steuerung Gruppe A Port A PA7..PA D7..D /CS Datenbuspuffer Port C High Port C Low PC7..PC4 PC3..PC /RD /WR A A Lese-/ Schreib- Logik Steuerung Gruppe B Port B PB7..PB RESET Logiksymbol: Bedeutung der Anschlüsse: D7...D /RD /WR /CS RESET A,A PA...PA7 PB...PB7 PC...PC7 8-bit-Datenbus Lese-Anforderung Schreib-Anforderung Bausteinfreigabe Rücksetzen Adresseingänge zur Portauswahl A A Bedeutung PortA PortB PortC Steuerbyte PortAPeripherieanschluss PortB Peripherieanschluss PortC Peripherieanschluss Prof.Fengler 24

26 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA Steuerbytesdes PPI8255A Richtung: -Ausgang, -Eingang Einstellung des Modus: (ausgeben auf Steuerbyte-Adresse) ModusPort A 7 6 M2 5 M 4 A 3 CH 2 M B CL Richtung Port A RichtungHigh-Teil PortC(PC7..PC4) ModusPort B Richtung Port B RichtungLow-Teil PortC(PC3..PC) Modus PortA: Modus PortB: M2 M X M Bedeutung Mode (ohne Handshake, Idirekt,OUT Latch) Mode (mithandshake,strobed, unidirektional) Mode 2(mitHandshake,strobed, bidirektional) Bedeutung Mode (ohne Handshake, Idirekt,OUT Latch) Mode (mithandshake,strobed, unidirektional) SonderfunktionenanPortCbeidenHandshake-ModivonPortAbzw.B: Port-A-I Port-A-OUT Port-B-I Port-B-OUT Steuersignal-Eing. PC4=/STBa PC6=/ACKa PC2=/STBb PC2=/ACKb Steuersignal-Ausg. PC5=IBFa PC7=/OBFa PC=IBFb PC=/OBFb Interrupt-Ausgang PC3=ITRa PC3=ITRa PC=ITRb PC=ITRb Interrupt-Freigabe ) C4=ITEa C6=ITEa C2=ITEb C2=ITEb ) Interrupt-Freigabe nurdurcheinzelbitsetzenan PortC(Steuerbyte Einzelbitsteuerung ) Einzelbitsteuerung Port C: (ausgeben auf Steuerbyte-Adresse) X X X C2 C C S/R Bitnummer(binär): -Bit,..., -Bit7 Operation( -Setzen,-Rücksetzen) Prof.Fengler 25

27 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA Handshake-SignaledesPPI8255A Daten Aus Ein /OBF=/STB IBF=/ACK OUT I Prof.Fengler 26

28 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA ProgrammierbareIntervall-Timer(PIT) 8253und 8254 DerBaustein enthält dreiladbare, voneinanderunabhängige6-bit-rückwärtszähler (wahlweisedezimaloderbinär)mittoreingängenund verschiedenenbetriebsarten Innere Struktur D7..D Datenbuspuffer Zähler Clk Gate Out /CS /RD /WR A A Lese-/ Schreib- Logik Zähler Clk Gate Out Steuerwortregister Zähler 2 Clk2 Gate2 Out2 Logiksymbol: Bedeutung der Anschlüsse: D7...D /RD /WR /CS A,A 8-bit-Datenbus Lese-Anforderung Schreib-Anforderung Bausteinfreigabe Adresseingänge zur Portauswahl A A Bedeutung Zählregister Kanal Zählregister Kanal Zählregister Kanal2 Steuerbyte CLK-2 GATE-2 OUT-2 Zähler-TakteingängeKanal-2 Toreingänge Kanalbis2 Zählerausgänge Kanalbis2 Prof.Fengler 27

29 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA InitialisierungderPIT8253und8254 (Auszug) Aufbau dessteuerbytes: SC SC RL RL M2 M M BCD Zählerauswahl SC SC angespr. Kanal Kanal Kanal Kanal2 nichterlaubt Operation RL RL Operation Zähler-Latch (alle Zähler) (zumanschließendenlesen) Ankünd.Lesen/LadendesLSB Ankünd.Lesen/LadendesMSB Ankünd.Lesen/LadenLSB+MSB Modusauswahl M2 M M Mode Mode (einmaliges Zählen) Mode (retrigg.monoflop) X Mode 2(Frequenzt.,Impulse) X Mode 3(Frequenzteiler,sym.) Mode 4(einmalig,Impuls) Mode 5(Impulsverzögerung) Zählformat -binär(6 bit), -dezimal(4 digit) Empfohlener Ablauffür dieinitialisierung eines Kanals: -Steuerbyte aufsteuerbyteadresse ausgeben (mit Ankündigung Laden LSB+MSB ) -LSB (niederwertigesbyte)derzählkonstante auf Kanaladresse ausgeben -MSB (höherwertiges Byte)derZählkonstanteauf Kanaladresseausgeben Prof.Fengler 28

30 TUIlmenau,Institut TTI,FG RA Rechnerarchitekturen -Arbeitsblätter Prof.Fengler ZeitdiagrammezudenModiderPIT8253und8254 MODE WR CLK GATE OUT Steuerbyte = LSB= FF FF Steuerbyte =2 MODE WR CLK GATE OUT 3 2 FF FF 3 2 LSB=3 Steuerbyte =4 MODE WR CLK GATE OUT LSB=3 Steuerbyte =6 MODE WR CLK GATE OUT LSB=4 Steuerbyte =8 MODE 4 2 FF FF FF FE FF FD 3 WR CLK GATE OUT LSB=3 Steuerbyte =A MODE FF FF 3 WR CLK GATE OUT LSB=3 29

31 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA Bidirektionaler8-bit-Bustreiber74x245 Logiksymbol Wahrheitstabelle /OE DIR A A A2 A3 A4 A5 A6 A7 B B B2 B3 B4 B5 B6 B7 /OE DIR Funktion Bnach A X Anach B hochohmig 8-D-Flip-Flops(transparent) 74x373 /OE STB D D D2 D3 D4 D5 D6 D7 Logiksymbol Q Q Q2 Q3 Q4 Q5 Q6 Q7 Wahrheitstabelle /OE STB Di Qi X ) Di alt X X hochohmig ) Zustand vondamendeder i vorigenhigh-phase von STB Prof.Fengler 3

32 AH RB = AL RW = AX RD = EAX R = RAX 5 R8B R8W R8D R8 CH RB = CL RW = CX RD = ECX R = RCX R9B R9W R9D R9 DH R2B = DL R2W = DX R2D = EDX R2 = RDX RB RW RD R BH R3B = BL R3W = BX R3D = EBX 3 R3 = RBX RB RW RD R R4B = SPL R4W = SP R2B R2W R4D = ESP R2D R4 = RSP R2 R5B = BPL R5W = BP R3B R3W R3D R3 R6B = SIL R6W = SI R4B R4W R6D = ESI R4D R6 = RSI R4 R7B = DIL R7W = DI R5B R5W R7D = EDI R5D R7 = RDI R5 IP FLAGS EIP EFLAGS RFLAGS R5D = EBP R5 = RBP RIP 7 Rechnerarchitekturen - Arbeitsblätter Registersatz im 64-bit-x86-Programmiermodell (Auswahl wichtiger Register)

33 Rechnerarchitekturen -Arbeitsblätter TUIlmenau,Institut TTI,FG RA Binäre Vorsatzeinheiten Traditionell ) IEC ) Zweierpotenz Beziehung Dezimal Hexadezimal k oder K kilo Ki kibi 2 Ki = D 4 H M mega Mi mebi 2 2 Mi = 24 Ki D H G giga Gi gibi 2 3 Gi = 24 Mi D 4 H T tera Ti tebi 2 4 Ti = 24 Gi D H P peta Pi pebi 2 5 Pi = 24 Ti D 4 H E exa Ei exbi 2 6 Ei = 24 Pi D H Z zetta 3) Zi zebi 2 7 Zi = 24 Ei D 4 H Y yotta 3) Yi yobi 2 8 Yi = 24 Zi D H ) Allgemein verbreitete Symbolik unter "missbräuchlicher" Verwendung der dezimalen Vorsatzeinheiten des SI-Systems. 2) Standard: IEC 627-2, "Letter symbols to be used in electrical technology", Teil 2: "Telecommunications and electronics", Abschnitt 4. Referiert in: DI IEC ) Inoffiziell (im Standard nicht enthalten). Prof.Fengler 32