11.0 Rechnerarchitekturen

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1 11.0 Rechnerarchitekturen Die Ziele dieses Kapitels sind: Kennen lernen der Rechnerklassifikation nach Flynn Betrachtung von Prozessorarchitekturen auf verschiedenen Abstraktionsebenen - Befehlsarchitektur - Logische Organisation - Technologische Realisierung Verstehen lernen wie man durch Hardware-Parallelität die Leistungsfähigkeit eines Rechners steigern kann - Befehlspipelining - Arithmetikpipelining Seite 11-0

2 Rechnerarchitektur meint den inneren Aufbau und die Arbeitsprinzipien von Rechnern, insbesondere Mikroprozessoren. Obwohl sich die Rechnerarchitekturen von modernen Mikroprozessoren sehr stark unterscheiden, so lassen sie sich doch nach bestimmten Merkmalen klassifizieren. Die Verfahren zum Klassifizieren werden Taxonomien genannt Rechnerklassifikation nach Flynn Während ein Prozessor ein Programm abarbeitet kann man einen Befehlsstrom I ( Instruction Stream ) und einen Datenstrom D ( Data Stream ) unterscheiden. Der Befehlsstrom ist vom Speicher zum Prozessor hingerichtet. Daten können in beide Richtungen fließen. Bei parallel arbeitenden Prozessoren sind gleichzeitig mehrere Daten- und Befehlsströme vorhanden. Die minimale Anzahl an Daten- und Befehlsströmen kann dazu verwendet werden, um Prozessoren in eine der vier nachfolgenden Klassen einzuordnen, die in nachfolgender Abbildung dargestellt sind: Seite 11-1

3 In die erste Klasse fallen klassische von Neumann-Prozessoren. SIMD- Prozessoren enthalten mehrere Rechenwerke, die durch eine zentrale Steuerung gesteuert werden und über ein Verbindungsnetzwerk Daten miteinander austauschen. Solche Prozessoren werden auch als Array- Prozessoren oder Feldrechner bezeichnet. Prozessoren mit Pipeline- Verarbeitung kann man als MISD-Prozessoren bezeichnen, wenn die durch die Verarbeitungskette strömenden Daten als einzigen Datenstrom auffasst werden. Zu den MIMD-Maschinen zählen Multiprozessor-Systeme oder verteilte Systeme, die gleichzeitig mehrere Programme abarbeiten, und durch den Austausch von Informationen miteinander kommunizieren. Alle modernen Mikroprozessoren mit mehr als einem Verarbeitungskern fallen in diese Kategorie. Die Einteilung der Prozessoren nach Flynn ist nur als grobe Orientierung aufzufassen. In der Realität liegen häufig Mischformen vor, die nicht eindeutig einer der vier Klassen zugeordnet werden können Rechnerarchitekturen auf verschiedenen Abstraktionsebenen Die Architektur eines Prozessors kann auf drei unterschiedlich abstrakten Ebenen betrachtet werden: 1.) Befehlsarchitekturebene 2.) Ebene der logischen Organisation 3.) Ebene der technologischen Realisierung In der nachfolgenden Abbildung sind diese Ebenen graphisch dargestellt. Durch die Ebenen der logischen Organisation und der Technologischen Realisierung wird die Implementierung in eine Hardware bestimmt. Seite 11-2

4 Befehlsarchitektur Durch die Befehlsarchitektur werden die Eigenschaften eines Prozessors aus der Sicht des Maschinenprogrammierers festgelegt. Die Befehlsarchitektur umfasst alle Informationen, die zur Programmierung des Prozessors in Maschinensprache notwendig sind. Hierzu gehören im Wesentlichen die ausführbaren Operationen und die Zugriffsmöglichkeiten auf die Operanden. Wie bereits bei der Behandlung von Rechenwerken ausgeführt wurde, bestimmen die Zugriffsmöglichkeiten auf die Operanden auch sehr wesentlich die Struktur der Rechenwerke. Um mit Operanden in einem Prozessor vielseitig umgehen zu können, wurden unterschiedliche Adressierungsarten entwickelt von denen hier einige vorgestellt werden sollen: a) Bei der unmittelbaren (immediate) Adressierung enthält der Maschinenbefehl direkt den Operanden. b) Bei der direkten Adressierung enthält der Maschinenbefehl die Adresse des Operanden. c) Bei der indirekten Adressierung enthält der Maschinenbefehl die Adresse wo die Adresse des Operanden steht. d) Bei der direkten Registeradressierung enthält der Maschinenbefehl die Adresse des Registers wo der Operand steht. e) Bei der indirekten Registeradressierung enthält der Maschinenbefehl die Adresse des Registers wo die Adresse des Operanden steht. f) Bei der Versatz-Adressierung enthält der Maschinenbefehl einerseits die Adresse des Registers wo eine Adresse steht, und zusätzlich eine konstante Zahl, die zu dieser Adresse hinzuaddiert werden muss, um die endgültige Adresse des Operanden zu erhalten. g) Bei der relativen Adressierung enthält der Maschinenbefehl eine konstante Zahl, die zu der Adresse des Programmzählers hinzuaddiert werden muss, um die endgültige Operandenadresse zu erhalten. Die verschiedenen Adressierungsarten sind graphisch in nachfolgender Abbildung dargestellt. Seite 11-3

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6 Die Anzahl der unterstützten Adressierungsarten, und die Anzahl der vorhandenen Register im Rechenwerk, bestimmen die Länge des Adressfeldes im Maschinenbefehl. Für unterschiedliche Befehlsklassen werden in der Regel auch unterschiedliche Adressformate benutzt, um den Erfordernissen dieser Befehle besser gerecht zu werden. Die durch die Befehlsarchitektur bereitgestellten Maschinenbefehle sollen auf die Erfordernisse der Anwendungsprogramme abgestimmt sein. Hierzu wird die Nutzungshäufigkeit der geplanten Maschinenbefehle in repräsentativen Anwendungsprogrammen ermittelt. Maschinenbefehle, die nur selten genutzt werden, können gestrichen und durch eine Folge anderer Maschinenbefehle nachgebildet werden. Nachfolgende Abbildung zeigt eine Darstellung der Häufigkeit des Auftretens verschiedener Befehlsgruppen bei CISC-Rechnern. Seite 11-5

7 Die Befehlsarchitektur kann auch herangezogen werden um die heute üblichen Prozessortypen in vier Klassen einzuteilen: CISC Prozessoren (Complex Instruction Set Computer) benutzen ein mikroprogrammiertes Leitwerk. RISC Prozessoren (Reduced Instruction Set Computer) basieren auf einem einfachen Pipelining und dekodieren Befehle durch ein Schaltnetz. Superskalare RISC Prozessoren benutzen mehrfaches Pipelining in Verbindung mit dynamischer Befehlsplanung. VLIW Prozessoren (Very Large Instruction Word) benutzen die Datenparallelität von Funktionseinheiten in Verbindung mit statischer Befehlsplanung. Obwohl durch die Befehlssatzarchitektur Details der Implementierung nicht festgelegt werden, so beeinflusst sie doch erheblich den Hardwareaufwand für eine Implementierung, weil sie die logische Organisation des Rechners bestimmt. Logische Organisation und Implementierung Es gibt zwei grundlegend unterschiedliche Konzepte der logischen Organisation von Prozessoren: l.) Das CISC-Konzept geht von einer großen Anzahl komplizierter Befehle aus, die durch eine darauf abgestimmte, komplizierte Hardware unterstützt werden. 2.) Das RISC-Konzept geht von wenigen einfachen Befehlen aus, die durch eine einfache, aber dafür sehr schnelle Hardwarestruktur unterstützt werden. Typisch für einen RISC-Rechner ist seine Load-Store Architektur, wie sie in nachfolgender Abbildung dargestellt ist. In einer Load-Store-Architektur können Daten im Hauptspeicher nicht direkt verschoben werden, sondern dies muss mit den Befehlen Load und Store bewerkstelligt werden. Seite 11-6

8 Im nachfolgenden sollen einige wichtige Eigenschaften beider Rechnerkonzepte aufgeführt werden: Eigenschaften von CISC-Rechnern: Der Befehlssatz der CPU, d.h. die Menge der Maschinensprache-Befehle, die der CPU zur Verfügung steht, ist (sehr) groß - daher auch die Namensgebung Complex Instruction Set Computer. Auch wenn es keine konkrete Schranke für die Anzahl gibt, so verfügen CISC-Rechner üblicherweise über mehr als 100 Befehle. Die dem Rechner zur Verfügung stehenden Befehle selbst können oftmals auch sehr komplexe Operationen ausführen, wie z. B. eine Realisierung von Gleitkommaarithmetik in Hardware. Da CISC-Rechner aber auch über einfache Befehle verfügen, kommt es in natürlicher Weise zu unterschiedlichen Ausführungszeiten bei der Abarbeitung der Befehle. (Dieser Punkt wird im folgenden Abschnitt über Pipelining noch besondere Bedeutung erhalten.) In der Regel werden die einzelnen Befehle durch ein Mikroprogramm interpretiert. Es wird eine große Anzahl an unterschiedlichen Adressierungsarten unterstützt, durch die die Befehle auf den Hauptspeicher zugreifen können. Wenn alle Befehle ohne Einschränkung alle Adressierungsarten verwenden können, so bezeichnet man den Befehlssatz auch als orthogonal. Durch die Hardware werden mehrere Datentypen direkt unterstützt. Die CPU verfügt typischerweise nur über eine kleine Anzahl an Registern, die zu großen Teilen spezialisiert sind, d.h. hauptsächlich für eine vorbestimmte Aufgabe eingesetzt werden können bzw. sollen. Erste moderne Rechner, wie z.b. IBM360 aus dem Jahre 1965, sind der CISC-Klasse zuzurechnen. Aber auch moderne Prozessoren, wie die der Pentium-Reihe von Intel, zeigen viele CISC-Merkmale. Eigenschaften von RISC-Rechnern: Der Befehlssatz der CPU ist klein und umfasst nur elementare Befehle und Operationen, die dafür allerdings sehr schnell ausgeführt werden können. Es wird versucht den Befehlssatz so klein wie möglich zu halten, typischerweise weniger als 100 Befehle. Bei manchen RISC-Rechnern kommen sogar nur bis zu 20 Befehle zum Einsatz. Diese Rechner werden auch als low RISC bezeichnet. Es werden nur einfache Befehle realisiert, die (nach Möglichkeit) in einem Verarbeitungsschritt ausführbar sein sollen. Hierbei ist ein erklärtes Ziel, dass alle Befehle auch das gleiche Befehlsformat haben sollen, d.h., sie sollen gleich lang kodiert werden, um eine homogene Verarbeitung zu ermöglichen. Diese Vereinheitlichung ist eine wesentliche Voraussetzung für den Einsatz von Pipelining (siehe nächsten Abschnitt). Die Befehle werden direkt durch die Hardware interpretiert. An dieser Stelle wird der Mikrobefehlssatz - und somit auch eine Interpretationsebene - eingespart. Das Steuerwerk wird fest verdrahtet realisiert, was zu einer Beschleunigung bei der Befehlsverarbeitung führt. Es gibt nur wenige Adressierungsarten und auch wenige Befehle, durch die auf den Speicher zugegriffen werden kann. Gibt es für den Zugriff auf den Speicher nur die beiden Befehle Laden (Load) und Speichern (Store), so spricht man auch von einer LOAD/STORE-Architektur. Da die Befehle schnell bearbeitet werden können, ist es wesentlich, dass ausreichend neue Befehle und die zugehörigen Daten der CPU zur Verfügung gestellt werden. RISC-Rechner verfügen daher häufig über einen großen internen Registersatz. Weiterhin sind sie auf eine leistungsfähige Speicherhierarchie angewiesen. In den 80er Jahren wurde der MIPS-Rechner in Stanford nach den Grundregeln der RISC- Philosophie entwickelt, aber auch moderne Prozessoren, wie z.b. der PowerPC, haben klare RISC-Merkmale. Seite 11-7

9 Technologische Realisierung Steht die logische Organisation eines Prozessors fest, dann kann diese mittels Halbleitertechnologie in eine Hardware implementiert werden. Die Halbleitertechnologie hat seit ihrer Entstehung immer für eine stetige Verbesserung der Hardware gesorgt. Die Integrationsdichte ( Transistoren pro Fläche ) der Transistoren auf einem Chip verdoppelt sich alle ca. 18 Monate. Eine Verkleinerung der Strukturgröße der Transistoren erlaubt neben der Erhöhung der Integrationsdichte auch eine Steigerung der Taktrate. Die hohe Integrationsdichte ermöglicht es, neben schnellen Cachespeichern für den Hauptspeicher, auch Funktionseinheiten für Integer- und Gleitkommaarithmetik mehrfach auf dem Prozessorchip zu integrieren, und dadurch mehrfaches Pipelining zu ermöglichen. Die ermöglicht wiederum eine bessere logische Implementierung, so dass die Prozessorleistung überproportional zur Taktrate zunehmen kann. Prozessorleistung Um die Leistung von Prozessoren zu bewerten wird die Laufzeit zur Abarbeitung typischer Anwendungsprogramme gemessen. Es lässt sich eine Formel für die Laufzeit angeben, die sowohl die Befehlsarchitektur als auch die logische Organisation und die technologische Realisierung des Prozessors berücksichtigt: Die Zahl der Taktzyklen pro Befehl wird CPI (Cycles per Instruction) genannt. Seite 11-8

10 11.3 Hardware-Parallelität bei Prozessoren Wie bereits an mehreren Stellen dargestellt wurde, kann durch parallelgeschaltete Hardware die Verarbeitungszeit zur Lösung einer bestimmten Aufgabe verringert werden. Es gibt in Computern vier Arten von Operationen, deren Durchführung durch zusätzliche parallele Hardware beschleunigt werden kann: 1.) Daten lesen oder schreiben 2.) Befehle holen 3.) Operanden verknüpfen 4.) Ein-/Ausgabeoperationen Die bereits vorgestellte von NEUMANN-Prozessorarchitektur hat den Nachteil, dass sowohl Daten als auch Befehle, über einen Bus zum und vom Prozessor geschleust werden müssen. Dieser Bus stellt somit einen Engpass bei der Verarbeitung von Daten und Befehlen dar, der als NEUMANN-Bottleneck ( Flaschenhals ) bezeichnet wird. Die schematische Struktur der Von-Neumann und Harvard-Architektur ist in nachfolgender Abbildung dargestellt. Bei der Harvard-Architektur sind Daten und Befehle in getrennten Speichern mit eigenem Bus abgelegt, so dass auf Daten und Befehle zeitgleich zugegriffen werden kann. Seite 11-9

11 Pipelining bei Prozessoren Viele Probleme, die mit Hilfe von Prozessoren gelöst werden sollen, kann man in sequentielle Teilprobleme gleicher Komplexität zerlegen. Anstatt das Gesamtproblem mit Hilfe eines komplexen Schaltnetzes zu lösen, kann man dann die Teilprobleme in kleineren Schaltnetzen lösen, die hintereinander geschaltet und durch getaktete Zwischenspeicher voneinander entkoppelt sind. Diese Vorgehensweise bietet beim Lösen von vielen Aufgaben ähnlicher Art zeitliche Vorteile, da bei voller Verarbeitungskette, Pipeline genannt, alle Pipeline-Stufen gleichzeitig arbeiten und bei jedem Takt ein Ergebnis produziert wird. Besteht die Pipeline aus m Stufen, wobei jede Stufe aus einem Schaltnetz und einem getakteten Zwischenspeicher besteht, so kann beim Lösen von Aufgaben eine Leistungssteigerung um das m-fache erzielt werden. Die Taktrate wird dabei durch die langsamste Stufe bestimmt. Es gibt drei unterschiedliche Bereiche in denen Pipelining eingesetzt wird: 1.) Befehls-Pipelines zur Verkürzung des Befehlszyklus 2.) Arithmetische Pipelines in Rechenwerken 3.) Makro-Pipelining bei Multiprozessor-Systemen Befehls-Pipelining Der Befehlszyklus eines Prozessors ist eine permanent auszuführende Operation, die sich ideal dazu eignet das Pipelining-Prinzip anzuwenden. Befehls-Pipelining ( häufig auch Instruction Look Ahead genannt ) wird fast von allen Prozessoren angewendet. Speziell in RISC-Prozessoren wird Pipelining ausgiebig angewendet, da die Befehle von RISC-Prozessoren einfach in Teilbefehle zerlegt werden können, die jeweils in einzelnen Pipeline-Stufen bearbeitet werden. In nachfolgender Abbildung sind sequenzielle Befehlsausführung, und Befehlsausführung mittels Pipelining, graphisch gegenübergestellt. Seite 11-10

12 Wenn die aufeinanderfolgenden Befehle beim Pipelining voneinander unabhängig sind, wird bei gefüllter Pipeline mit jedem Taktzyklus ein Befehl abgearbeitet. Der CPI(Cycles per Instruction)-Wert ist dann eins. Obwohl bei einem m-stufigen Befehlszyklus die Ausführung eines Befehls m Taktzyklen erfordert, kann man durch Befehlspipelining einen Befehlsdurchsatz erreichen der m-fach höher ist als ohne Pipelining. Damit erhöht sich auch die Leistung des Prozessors um das m-fache. Bei realen Maschinenprogrammen sind die Befehle jedoch voneinander abhängig, so dass es zu Pipeline-Konflikten kommt, die durch das Einfügen von sogenannten NOP s ( No Operations ) behoben werden müssen. Dies führt zu einem CPI-Wert größer eins und schmälert damit den Leistungsgewinn durch Befehlspipelining. Es können vier Arten von Pipelinekonflikten auftreten: 1.) Strukturelle Konflikte 2.) Datenflusskonflikte 3.) Laufzeitkonflikte 4.) Steuerflusskonflikte Neben der optimierten Abfolge der Maschinenbefehle, z.b. durch optimierende Compiler, können Pipelinekonflikte auch durch zusätzliche Hardwarelogik beseitigt werden. Dies trifft besonders auf die strukturellen Konflikte zu, wo auf datenverarbeitende Funktionseinheiten z.b. ALU s zur gleichen Zeit von mehreren Befehlen zugegriffen wird. Beim Auftreten von Steuerflusskonflikten setzt man spekulative Befehlsausführung ein. Seite 11-11

13 Bei modernen Prozessoren wird Superpipelining und Superskalartechnik eingesetzt, wie in nachfolgender Abbildung dargestellt ist. Beim Superpipelining werden die Befehle in noch kleinere Einheiten zerlegt um sie ab zu arbeiten. Dadurch wird die Abarbeitungszeit nochmals verkürzt, weil diese durch die Abarbeitungszeit einer Stufe bestimmt wird. Bei Superskalartechnik werden mehrere Befehle gleichzeitig ( hier 2 ) in Pipeline-Stufen abgearbeitet. Auch dadurch verkürzt sich die Abarbeitungszeit von Befehlen. In der folgenden Abbildung ist der Aufbau eines RISC-Rechners mit Pipelining dargestellt. Arithmetisches Pipelining Arithmetisches Pipelining wird in Rechenwerken immer dann eingesetzt, wenn eine Vielzahl von Operanden hintereinander zu verarbeiten ist. Dies ist z. B. bei Gleitkommaoperationen der Fall. Wegen der hohen Taktraten stellen Pipeline-Prozessoren hohe Anforderungen an den Speicherzugriff die nur durch verzahnten Zugriff ( interleaved Memory ) oder schnelle Seite 11-12

14 Cache Zwischenspeicher erfüllt werden können. In nachfolgender Abbildung ist der Schaltplan eines Gleitkomma-Addierers mit Pipelining dargestellt. Operationen: Anpassen des Exponenten der kleineren Zahl an die große Zahl Addieren der Mantissen Bestimmung der Kommaverschiebung ( AFE ) für Normierung Durchführen der Normierung durch Shiften bis führende 1 vor dem Komma steht Seite 11-13