5. Feldeffekt-Transistoren

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1 5. Feldeffekt-Transistoren 5. Feldeffekt-Transistoren 1. Grundlagen 2. Funktionsprinzip 3. Kennlinien und Kenngrößen 4. Grundschaltungen

2 Grundlagen: Prinzip des Feldeffekttransistors Bezeichnung: -FET: Feldeffekttransistor (Field Effect Transistor) Unipolares Bauelement: Nur Elektronen (n-typ FET) oder Löcher (p- Typ FET) tragen den Strom Minoritätsträger e und h in Bipolartr. Steuerspannung an Gate-Elektrode U G erzeugt elektrisches Feld an Halbleiter-Grenzfläche Steuerstrom I B bei Bipolartr. Leitender, sehr dünner Kanal zwischen Source (S) und Drain (D) mit variabler Ladungsträgerdichte und Leitfähigkeit S U G G D Lateraler Strom in Kanal unterm Gate durch Basisschicht im Bip.tr. Sehr kleiner Steuerstrom I G, da Gate durch Oxid oder RLZ isoliert ist Hochintegrierbar

3 FET-Realisierungen durch HL-Grenzflächen mit Feld: pn-übergang, Metall/HL, Metall/Oxid/HL 1) pn-übergang (pn junction): Sperrschicht-FET, J-FET Gate-Strom = Sperrstrom der pn-diode I S ( A) Eingangswiderstand R E sehr groß Dicke d der leitenden Schicht bestimmt Ruhestrom bei U G =0: RLZ: W(U G =0) < d, selbstleitend W(U G =0) > d, selbstsperrend U GS steuert I SD und Ausgangswiderstand R A : 100Ω < R A <10MΩ Bsp.: n-kanal JFET Anwendung: Eingangsstufe von Operationsverstärker: gr. R E, kleines Rauschen d

4 FET-Realisierungen: 2.) Schottky-Kontakt Metall/HL : MESFET V G <0.5V, da sonst Eingangsstrom I GS ansteigt (vgl. Schottky-Diode) Sehr schnell Einfach herzustellen aus vielen Halbleitermaterialien (z.b. nur Schottky- und n-kontakt) 0V +0.4V +0.3V RLZ I D ~ (V G -V T ) 2

5 FET-Realisierungen: 3. Metall/Isolator/HL-FET (MISFET) Speziell: Metall/Oxid/HL MOSFET Prinzip: Metall-Gate/ Oxid /HL bildet Kondensator Kondensatorladung Q n im HL (an Grenzfläche Oxid/HL) leitet I SD Vorteil: I G nur durch Leckstrom durch Oxid begrenzt ( A) Selbstleitender n-kanal MOSFET Selbstsperrender n-kanal MOSFET n-kanal = Inversionskanal durch U GS > 0

6 Funktion eines MOS-FET Hauptgrund für Technologie mit Si: Fast defektfreie Grenzfl. (001)Si/SiO 2 : cm -2 dangling bonds, lokalisierte Q M O S Bsp.: Metall (Al) / SiO 2 / p-si (10 16 cm -3 ) (selbstsperrender n-kanal FET) p-si Bandverlauf an Grenzfläche: V<0 an Gate: Akkumulation von h V>0: Verarmung von h (RLZ) V>>0, V>2(E i -E F )+ V Ox : Inversion mit n-kanal an Grenzfläche (2D Elektronengas, 10 nm dick Klaus v. Klitzing: Quanten-Halleffekt) qψ S

7 Leitung im n-typ Inversionskanal Selbstsperrender n-kanal MOSFET auf p-typ Substrat Kanalleitfähigkeit: g=zeq n (y)µ n /L Z=Kanalbreite, L=Kanallänge Q n =Elektronenflächendichte, El.-Beweglichkeit µ n <1400 cm 2 /Vs für Si, aber begrenzte Driftgeschwindigkeit: v D =µ n E v D,sat =10 5 m/s, E sat = 10 7 V/m p-akk.-kanal n-inv.-kanal n-kontakte S und D sperren ggü. p-substrat und Akkumulationskanal wegen RLZ (nur Diodensperrstrom I S )

8 Inversionskanal und Kennlinie Q Elektronendichte im Kanal Q n (y) ist abhängig vom Ort y im Kanal Denn: Zwischen Gate und HL-Kanal liegt 1.) bei Source (ist auf Masse) Spannung V G, bei Drain nur V G -V D an n ( y) = C = C ( V i = C ( V i G G i ( V V ( y) 2Ψ V T ) G + Ψ mit S ( y)) = B ) + 2ε MOS Kapazität Ψ S = Bandverbieg. im HL ε en ( V ( y) + 2Ψ Q n (y), σ(y) ist abh. von V(y) im Kanal, und dv=i D dr ist abh. von Q n (y) HL 0 A C i B ) ε oxidε 0 = ; d 2.) Wenn Q n (y) klein, dann v D (y) groß: I D (y)~ Q n (y) v D (y) =const. 3.) Integration entlang y ergibt I D (V G, V D ) mit 3 Grenzfällen:

9 Linearer Bereich 1.) V D klein V G > V T (Knie-Spannung, threshold für Erzeugung von Inversionskanal)! V T Ψ B = 2ΨB + 2ε HLε 0eN = ( E E ); i F A 2Ψ B / C i ; (Bandverb. in HL + Pot.abfall in Oxid) Kanal ist nahezu homogen mit Ladungsflächendichte Q=C i (V G -V T ) und leitet: Ohmscher Bereich I D ~V D I D (V G, V D )= (Z/L) C i (V G -V T ) µ n V D ; Kanalleitwert: g D =di D /dv D = (Z/L)C i (V G -V T )µ n Steilheit (transconductance): g m =di D /dv G = (Z/L)C i µ n V D

10 pinch-off und Sättigungsbereich 2.) Höheres V D : V D =V D,sat Kanaldicke schnürt ab bei Drain W(y=L)=0: Abschnürung, pinch-off Grenze zur Sättigung I D,sat, V D,sat steigt mit V G : V D,sat V G -V T da pinch-off später erreicht wird (V G -V D,sat V T im Pinch-off-Punkt) I D,sat ~ µ n Q n (V D,sat ) V D,sat ~ (V D,sat ) 2 ~ V D,sat I D, sat = Zµ ε ε n oxid 0 2d L oxid ( V V ) 2 G T 3.) V D > V D,sat und V G > V T Erhöhung von V D verschiebt nur pinch-off-punkt etwas zu Source Elektronen driften mit v D,sat vom pinch-off-punkt durch Hochfeld-Bereich E = V D -V D,sat /(L-L`) zu Drain Spannungsabfall im Kanal und Kanalstrom I D bleiben konstant: Sättigungsbereich mit I D =I D,sat

11 5.3 Kennlinien: I D (V G ) Parabelförmige Übertragungskennlinie I D (V G ) ~ (V G -V T ) 2 für V D >V D,sat Selbstleitende MOSFETs und JFETs haben V T (=U th ) < 0

12 Ausgangs-Kennlinien: I D (V D, V G ) I D ~ (V G -V T )V D I D ~ (V G -V T ) 2

13 Näherungen für I D (V G, V D ) I D 0 = KU 1 2 DS ~ K( U ( U exp GS GS ( e(u U ) / kt ) U U th ) GS th th U DS U 1 + U DS U ) 1 + U A DS A für U für U für U GS GS GS < U U U th th th,, 0 U U DS DS U < U D, sat D, sat = U GS U th K Z = µ ε n 0 ε Steilheitskoeffizient K (typisch: 4mA/V 2, abh. v. MOS-Kapazität, r, ox d L El.-Beweglichkeit µ n, Kanallänge L, Kanalweite Z) ox 1. Subthreshold-Verhalten: S-D-Diffusionsstrom (npn, unvollständige Inversion für V GS <V th ) 2. Linearer, ohmscher Bereich 3. Sättigungsbereich: ID steigt etwasmit U/U early, da Kanallänge abnimmt, (vgl. Bipolartr.) U A = U early = Early-Spannung I D -U A U DS

14 FET-Kenngrößen Kleinsignalparameter am Arbeitspunkt A im Sättigungsbereich: Steilheit: S=g m = di D /dv G = K(V G,A V T ) Ausgangswiderstand: r DS =dv DS /di D = V Early /I D,A Eingangswiderstand: r GS =dv G /di G da I G ~0 für MOS, Aber: Kapazitäten C G im AC-Betrieb!

15 Übersicht der FET-Varianten und Symbole Regeln: Pfeil zeigt auf/weg von Kanal: n-kanal / p-kanal Durchgehender/unterbrochener Kanal, Strich: selbstleitend / sperrend Isolierte Gateelektrode: MOS, MIS Einbau m. Vorkehrungen (Erdung) gegen elektrostat. Aufladung U=Q/C G

16 FET-Kennlinien

17 5.4 FET-Grundschaltungen Source-, Drain-, und Gateschaltung: Common Source Configuration, etc., wie bei Bipolartr. Beispiel: Sourceschaltung mit Spannungsgegenkopplung Teil der Ausgangsspannung U A wird mit R 2, R 1 auf Gate rückgekoppelt Vorteil: Verstärkung wird stabil gg. Bautyp-, Temp.-Variation Näherung für r DS >>R D >>1/S, R 1 >>1/S Näherung SR D >>1+R 1 /R 2 meist nicht gut erfüllt s. TS, S. 241ff

18 FET-Grundschaltungen 2. Beispiel: Sourceschaltung mit Arbeitspunkteinstellung U DS,A I D,A (m. R D ) und Stromgegenkopplung (mit R S ) U DS,A =U V -R D I DA, V U ~ -R D /R S (für DC) v U =du DS /du GS = -SR D (für AC wg. C S ) U GS +U RS =0 (Gate auf 0V wg. R G, C) Aus Kennlinienfeld: U GS,A Dimensionierung: R S =-U GS,A /I D,A Vorteil ggü. Bipolar-Emitterschaltung: I D ~U G2 ( I C ~exp(eu BE /kt)) bessere Linearität, AC-Amplitude 200mV ( Emitterschaltung: 2mV)

19 FET-Grundschaltungen: CMOS Vorteil für Digitaltechnik: Sehr geringe Standleistung Serienschaltung von nmos und pmos-fet Bsp: Inverter (2 selbstsperrende FETs): U E =0 ( 0 ): nmos sperrt, pmos leitet U A =U V ( 1 ) U E =U V >0 ( 1 ): nmos leitet, pmos sperrt U A =0 ( 0 ) Schaltströme I V UV I V P-MOS S1 G D Ruhestrom = 0 UE N-MOS S2 UA U A U E = Rechtecksignal mit f = 10 MHz

20 Komplementäre MOS-Logik (CMOS) Selbstsperrende p- und n-kanal MOSFETs in Reihe: n-fet mit S an Masse, p-fet mit S an V DD CMOS-Inverter x 1 x 2 y CMOS-NOR-Gatter CMOS-NAND- Gatter Sehr geringe Leistungsaufnahme im stationären Zustand und beim Schalten: P= νc P V 2 DD (Kapazität + Querstrom)