Technische Informatik 2 Speichersysteme, Teil 2

Transkript

1 Technische Informatik 2 Speichersysteme, Teil 2 Prof. Dr. Miroslaw Malek Sommersemester

2 Thema heute Virtueller Speicher Virtueller Seitenspeicher Seitenregister Schutzschemata Motivation Seitentabellen Ersetzungsstrategien Speicherschutz Weitere Optimierung TI2 Speicher 3-2

3 Wiederholung: Speicherhierarchie Kosten pro Bit Geschwindigkeit Grösse CPU-Register Cache primärer Speicher Virtueller Speicher sekundärer Speicher Massenspeicher TI2 Speicher 3-3

4 Virtueller Speicher: Motivation wir haben einen Rechner mit 16 MByte Hauptspeicher wir haben ein Problem, das 20 MBytes Speicher benötigt Lösung: benutze Plattenspeicher als Backup and jongliere mit Speicherbereichen zwischen Hauptspeicher und Platte hin und her (Kontrolle durch den Benutzer) diese Technik heißt "Speicher-Overlay" (ein Speicherbereich wird mit verschiedenen Bereichen auf der Platte (oder Band) "überlagert"). Diese Technik ist: o schwer zu programmieren o Fehleranfällig o nicht portierbar (wenn wir weiteren Speicher kaufen, müssen wir das Programm neu schreiben!) TI2 Speicher 2-4

5 Virtueller Speicher (2) Virtueller Speicher ist ein vom Betriebssystem gesteuerter Hardware/Software Mechanismus, der dem Nutzer die Illusion eines Speichersystems, das viel größer als der physische (primäre) Speicher der Maschine ist, vermittelt die Illusion eines großen Speichers wird durch die Benutzung eines großen sekundären Speichers (Disk/ Paging Device/ Swap Space) als Backup für den primären Speicher erreicht TI2 Speicher 2-5

6 Virtueller Speicher (3) Virtueller Speicher erscheint als Speicher, der so groß wie der Swapspace (sehr groß) und so schnell wie der vorhandene Speicher (viel schneller als der sekundäre Speicher) ist. Er erlaubt: Dynamische Anpassung der Größe eines Prozesses Bessere Ausnutzung des primären Speichers Bequeme Aufteilung des Prozeß-Raums Das Vorhandensein virtuellen Speichers ist für die Multiprogrammierung entscheidend. TI2 Speicher 2-6

7 Virtueller Speicher (4) Was wird in VM geswaped? Segmente (variable Größe) Seiten (Pages) Paged Segmented Virtual Memory Typ Wort pro Adresse Sichtbar für Entwickler Blockersetzung Ineffektivität bei Speicherausnutzung Effiz. Plattenzugriff? Seite 1 nein trivial (Blöcke sind gleich groß) Interne Fragmente (Seite unvollständig) ja Segment 1 oder 2 (Segment & Offset) ja schwer (zusammenhängenden Speicherbereich suchen) Externe Fragmente (RAM wird nicht ausgenutzt) nicht immer (bei kleinen Segmenten) TI2 Speicher 2-7

8 Paged Virtual Memory Die Einheit, die zwischen dem primären und sekundären Speicher verschoben wird, heißt Page (Seite) Der primäre Speicher ist logisch in "page frames" eingeteilt Der Sekundärspeicher ist logisch in Seiten unterteilt (page frame size = page size) Ein Hauptspeicher-Page-Frame ist entweder frei oder enthält eine Kopie einer Sekundärspeicherseite TI2 Speicher 2-8

9 Paged Virtual Memory: Typische Parameter Seitengröße = 512 Bytes bis 2 MBytes Hauptspeicher Hit time: 50 bis 200 Takte Hauptspeicher Miss Penalty: *10 7 Takte (wenn es keine Überschneidung mit der Ausführung anderer Prozesse gibt) Hauptspeicher Miss rate: bis 0.01 Hauptspeichergröße: 4 MBytes bis 64 GBytes Sekundärspeichergröße pro Prozeß : 16 MBytes bis 4 GBytes (32 Bit System) bzw bis 2 64 Byte (64 Bit System) TI2 Speicher 2-9

10 TI2 Speicher 2-10 Adressumsetzung Die CPU generiert virtuelle Adressen Eine virtuelle Adresse besteht aus: einer Seitennummer einem Offset in dieser Seite Die Umsetzung einer virtuellen Page zur physischen Page erfolgt über: Seitentabellen oder Seitenregister (invertierte Seitentabellen) Beim Zugriff auf eine nicht im Hauptspeicher vorhandene Page tritt ein Seitenfehler auf die Seitennummer wird zum Sekundärspeicher gesendet ein Frame wird ausgewählt, um die gesuchte Seite aufzunehmen die gesuchte Seite wird in den Frame verschoben

11 Adressumsetzung mit Seitentabellen das Betriebssystem verwaltet eine Tabelle mit einem Eintrag pro VM-Seite die virtuelle Seitennummer wird benutzt, um die Seitentabelle zu indizieren, und den dazugehörenden Tabelleneintrag zu erhalten jeder Eintrag enthält residence bit: gibt an, ob eine Kopie dieser Seite momentan im Hauptspeicher ist oder nicht Framenummer: der Frame, der die Kopie der Seite hält (wenn vorhanden) andere Informationen (Schutz-Bits - darüber später mehr) der Eintrag wird entweder einen Fehler erzeugen, oder die Adresse der physischen Seite liefern, mit der (verbunden mit dem Offset) auf den Hauptspeicher zugegriffen werden kann TI2 Speicher 2-11

12 Adressumsetzung mit Seitentabellen im Fall eines Page-Hit Virtuelle Adresse Virtuelle Seiten-Nr. Offset Seitentabelle Hauptspeicher Seitentabelleneintrag Frame- Nummer belegt Physische Seitennummer TI2 Speicher 2-12

13 Virtueller Speicher: ein Beispiel VAX VAX - Virtual Address extension seitensegmentierter virtueller Speicher drei Segmente pro Prozess: p0 Segment: Code und Daten p1 Segment: Stack Systemsegment: reserviert für das OS, aufgeteilt unter allen Prozessen die virtuelle Adresse ist 32 Bit breit die Segmente sind bis zu 2 30 Byte groß begrenzt durch das Betriebssystem begrenzt durch den verfügbaren Swap Space Seitengröße: 512 Byte Maximale Größe des virtuellen Speichers: 128 Gbyte (angenommen, dass das gesamte Systemsegment für Seitentabelle benutzt wird 2 28 Adressen, 32-Bit lang). TI2 Speicher 3-13

14 VAX11-780: Adressen Umsetzung wenn das höchstwertige Bit einer Adresse 1 ist, handelt es sich um eine Adresse im Systemsegment (alle Prozesse teilen sich das gleiche Systemsegment) wenn das höchstwertige Bit einer Adresse 0 ist, handelt es sich um eine Adresse im Prozess (User) Raum wenn das darauffolgende Bit (Bit 1) der Adresse 0 ist: p0 Segment wenn das darauffolgende Bit (Bit 1) der Adresse 1 ist: p1 Segment p0 und p1 haben unterschiedliche page tables eine Adresse wird mit der entsprechenden page table interpretiert alle Seitentabellen werden im Systemspeicher gehalten und vom Betriebsystem verwaltet TI2 Speicher 3-14

15 virtuelle Adresse 0 21 Bit Seitennummer p0 Seitentabellenbasis p1 Seitentabellenbasis STE Basis VPN Segmentadresse Systemsegment + VAX11-780: Adressen Umsetzung (2) 9 Bit Offset p0 Seitentabelle von Prozess 0 p1 Seitentabelle von Prozess 1 p0 Seitentabellengrenze p1 Seitentabellengrenze STE Adresse p0 Seitentabelle von Prozess n p1 Seitentabelle von Prozess n STE - Segment Table Entry PTE Page Table Entry TI2 Speicher 3-15 STE Grenze Adresse außerhalb des Bereichs PTE Framenummer Offset physische Adresse

16 VAX11-780: Adressen Umsetzung (3) da jeder Prozess (BS oder Nutzer) bis zu 2 GBytes virtuellen Speicher besitzen kann, könnte jeder Prozess bis zu 4 Millionen Page Table Einträge (PTE) verbrauchen Damit das Systemsegment nicht den ganzen primären Speicher verbraucht, ist das Systemsegment der VAX- Architektur "pageable" das Systemsegment beinhaltet das Betriebssystem einschl. der Seitentabellen aller Prozesse das Systemsegment liegt im virtuellen Adressraum, seine Adressen werden übersetzt die Seitentabelle des Systemsegments liegt im primären Speicher an einer festen Position (beim Booten festgelegt) TI2 Speicher 3-16

17 Der beste (schnellste) Fall: Übersetzung erfolgt durch den TLB VAX11-780: Adressen Umsetzung (4) Der schlechteste (langsamste) Fall: TLB miss der Nutzerseitentabelleneintrag muss vom Systemsegment geholt werden Adresse des Nutzers PTE ist nicht im TLB und muss übersetzt werden System-Adresse wird mit der Systemseitentabelle übersetzt Seitenfehler (page fault): Systemseite muss vom Sekundärspeicher geholt werden Nutzer PTE wird aus dem System-Adressraum gelesen Nutzer PTE zeigt an, dass die User Page fehlt Seitenfehler: Nutzer Seite wird vom Sekundärspeicher geholt TI2 Speicher 3-17

18 Seitentabellen: Ersetzungsstrategien Auswahl der Ersetzungsstrategie für die Seiten im Hauptspeicher hat großen Einfluß auf Performance Miss penalty verbunden mit dem Sekundärspeicher ist gravierend Um die Miss ratio zu verringern, wird LRU (oder eine einfachere Variante) verwendet "Trace driven"-simulationen zeigen, daß LRU ziemlich dicht an der optimalen "Orakel-" Lösung ist, die immer den Frame der zukünftig am längsten nicht benutzt werden wird ersetzt Schreibstrategie: immer in den Sekundärspeichr zurückschreiben, wenn das dirty bit gesetzt ist (d.h. eine Änderung erfolgt ist) TI2 Speicher 2-18

19 Beschleunigen des Suchens in der Seitentabelle es scheinen immer (mindestens) zwei Speichertransaktionen pro Speicherreferenzierung nötig einen Zugriff, um den Seitentabelleneintrag zu erhalten einen Zugriff, um auf die Daten zuzugreifen (vorausgesetzt, es gab keinen Seitenfehler) die Seitentabelle ist groß; ein Teil von ihr könnte auf der Platte liegen! Lösung: Halten der zuletzt genutzten Seitentabelleneinträge in einem Cache dieser Cache heißt Translation Lookaside Buffer (TLB) 8 bis 64 Einträge voll oder set-assoziativ hat eine Hit Ratio von mehr als 99 Prozent (wegen Lokalität) TI2 Speicher 2-19

20 Adressumsetzung mittels TLB der Translation Lookaside Buffer (TLB) ist zur Beschleunigung des Datenzugriffs als voll- oder set-assoziativer Cache aufgebaut bei einem TLB-Hit liefert er die Nummer der physischen Seite in einem Takt das Tag (Kennung) kann um eine Prozessidentifikation erweitert werden, so dass der TLB nicht bei jedem Kontextwechsel erneuert werden muss bei einem Miss wird der TLB um das neue Paar Seitennummer/Page-table-Eintrag aktualisiert TI2 Speicher 3-20

21 Translation Lookaside Buffer VPN Block Offset TLB Cache Block # Tag Block # Comparator VPN Virtual Page Number TI2 Speicher 3-21

22 TLB und Pagetable virtuelle Seitennummer TLB Valid Tag Adresse der physischen Seite physischer Speicher Pagetable Valid physische Seite oder Plattenadresse Plattenspeicher TI2 Speicher

23 Ablauf eines Speicherzugriffes mittels Cache, TLB und Pagetable Laden des Speicherwortes Hit TLB CPU Speicheranfrage Miss Laden des Blockes Cache Hit Pagetable Primärspeicher Laden der Seite Hit Miss Sekundärspeicher TI2 Speicher 3-23

24 Weitere Optimierungen Können wir auch ohne den TLB auf den Cache zugreifen? Benutze virtuell adressierten Cache oder Simultaner Zugriff ist möglich, wenn der direct mapped cache nicht größer als eine Seite ist TI2 Speicher 3-24

25 Page Registers - Aufbau einer Page Table VPN Page-frame Valid Dirty Protection R, W, X R R R, W, X VPN: Virtuelle Adresse der Speicherseite Pageframe: Adresse der Seite im Primärspeicher Valid-Bit: Eintrag ist gültig Dirty-Bit: Seite wurde geändert Protection: Gibt die Zugriffsrechte des Prozesses für die Speicherseite an TI2 Speicher 3-25

26 Seitenregister (Page Registers): invertierte Seitentabelle Frame hat ein zugeordnetes Register, das ein residence Bit (RB) enthält: der Frame ist besetzt oder nicht den Besitzer: die Seitennummer der Seite, die der Frame enthält und ein Schutzbit (PB) enthält Seitennummer Framenummer RB PB TI2 Speicher 3-26

27 Seitenregister - Beispiel: Hauptspeichergröße: 16 Mbyte Seitengröße: 4096 Byte Anzahl der Frames: 4096 Seitenregister: invertierte Seitentabelle (2) Benötigter Speicher für Seitenregister (8 Bytes/register angenommen x 4 K Frames): 32 KBytes Prozentsatz des für die Seitenregister benutzten Hauptspeichers: (32 KB / 16 MB) 100 % = 0.2 % Größe des virtuellen Speichers: irrelevant TI2 Speicher 3-27

28 Vorteile: Seitenregister: invertierte Seitentabelle (3) Größe der Übersetzungstabelle ist nur ein sehr kleiner Teil des primären Speichers (weniger als 2%) Größe der Übersetzungstabelle ist von der Größe des virtuellen Speichers unabhängig Nachteil: Wir haben die inverse Information Wie setzen wir sie um? durchsuche die Übersetzungstabelle (die Seitenregister) nach der gesuchten Seitennummer TI2 Speicher 3-28

29 Durchsuchen der invertierten Seitentabelle wenn die Anzahl der Frames klein ist, können die Seitenregister in assoziativen Speicher platziert werden nach der Seitennummer wird im assoziativen Speicher gesucht: Hit: Framenummer wird geliefert Miss: Seitenfehler Beschränkung: Großer assoziativer Speicher ist teuer Speichererweiterung ist nicht trivial! TI2 Speicher 3-29

30 TI2 Speicher 3-30 Durchsuchen der invertierten Seitentabelle (2) benutze eine schnelle Suchtechnik: Hash-Tabellen Seitenregister werden in ein Feld platziert (an einer reservierten Stelle im primären Speicher) Seite i wird in den Frame Nummer f(i) platziert, wobei f die "hashing function" ist Um Seite i zu suchen, tun wir folgendes: berechne f(i) und benutze es als Index in der Tabelle der Seitenregister hole das entsprechende Page Register prüfe, ob das Register momentan i beinhaltet, wenn ja haben wir einen Hit sonst haben wir einen Miss Frame # Seite # f (i) i

31 TI2 Speicher 3-31 Durchsuchen der invertierten Seitentabelle (3) Probleme: da die Anzahl der Einträge (Seitennummern) normalerweise viel größer als die Anzahl der Slots in der Hash-Tabelle ist, werden zwei oder mehr Einträge zum gleichen Tabelleneintrag "hashen" mit anderen Worten, es ist möglich, daß gilt: i j and f (i) = f (j), aber wenn die Seiten i und j zur gleichen Zeit vorhanden sind und f(i)=f(j), haben wir ein Problem wenn zwei verschiedene Schlüssel auf den gleichen Hash- Tabellen-Eintrag zeigen, sagt man, sie kollidieren es gibt viele Standardtechniken, um mit Kollisionen umzugehen benutze eine verkettete Liste von Einträgen, die auf den Tabelleneintrag hashen "rehash" den Index bis der Schlüssel oder ein leerer Tabelleneintrag gefunden wurde

32 Beispiel: RISC 6000 Virtueller Speicher physische (reale) Speichergröße: bis zu 4 Gbyte Virtuelle Speichergröße: bis zu 4 PByte (2 52 ) Seitengröße = 4 KByte virtuelle Speicherorganisation: zu einer beliebigen Zeit (Befehl) kann ein Prozeß eines von 16 Segmenten, von jeweils 256 Mbyte (insgesamt 4 Gbyte) adressieren) Addressübersetzung durch Seitenregister (IPT) es wird ein Translation-Lookaside-Buffer benutzt, um weitere Interpretierungen zu verhindern 2 way set associative 64 Sets enthält die Übersetzungen der letzten 128 benutzten Seiten TI2 Speicher 3-32

33 Beispiel: RISC 6000 Virtueller Speicher (2) virtuelle Adresse (von der CPU) 4 Bits 16 Bits 12 Bits Segment Selektierer Seitennummer im Segment Byte Offset Segment Anfangsadresse 24 virtuelle Seitennummer 40 Schutz Translation lookaside buffer Page frame table 16 Segmentregister Framenummer Reale Adresse (zum Speicher) TI2 Speicher 3-33

34 Beispiel: RISC 6000 Virtueller Speicher (3) Gesamtspeicher 4 PB = 2 52 physischer Speicher 4 GB = 2 32 # Segmente 16 = 2 4 Seitenreservierung 4 KB = 2 12 # Frames (physisch) 1M = 2 20 Segmentgröße 256 MB = 2 28 # Seiten (virtuell) 1T = 2 40 # Seiten (in Segmenten) 64K = 2 16 # Bit für ein Segment 2 52 / 2 16 / 2 12 = 2 24 Startadresse 4 GByte TI2 Speicher PByte

35 Speicherschutz jeder Prozess hat einen eigenen virtuellen Adressraum, der physische Speicher wird jedoch gemeinsam genutzt ein Multiprogrammrechner muss Sicherheitsmechanismen für den Benutzer zur Verfügung stellen Lösung: Betriebsystem verwaltet Seitentabellen, um sicher zu stellen, dass sich der physische Speicher nicht überschneidet, wenn es nicht gewünscht wird verlangt mindestens zwei Ausführungsmodi: Betriebsystem im executive/kernel/supervisor mode, sonst im user mode Supervisor mode kann "privilegierte" Befehle ausführen, mit denen ein Sicherheitsmechanismus implementiert werden kann es werden Befehle benötigt, um zwischen den Modi zu wechseln (z.b. system call exception) TI2 Speicher 3-35

36 Speicherschutz (2) der Prozessor enthält zwei Register, die die Adressen begrenzen (address bounding registers) das Base-Register das Bound-Register wenn eine von der CPU erzeugte Adresse außerhalb der Grenzen liegt (Hardwarevergleich), wird ein Speicherschutzinterrupt erzeugt ( segmentation fault, Allgemeine Schutzverletzung, bus error ) die begrenzenden Register können nur im Systemmodus verändert werden: wenn das Betriebssystem einen Prozess startet, werden die begrenzenden Register gesetzt das Betriebssystem speichert/lädt diese Register bei einem Kontextwechsel im Systemmodus erfolgt kein Testen auf die Grenzen TI2 Speicher 3-36

37 Flexible Page Level Protection bei paged virtual memories wird der Speicherschutz normalerweise durch die Adressumsetzung unter Betriebssysteme-Kontrolle erreicht jeder Prozeß erhält den vollen Adressraum (zwei Prozesse können die gleiche virtuelle Adresse benutzen) Übersetzungsschema garantiert, dass die physischen Adressen prozessspezifisch sind jeder Seitentabelleneintrag enthält auch Schutzbits (read; write; execute) jeder Speicherzugriff wird auf die Schutzbits getestet es wird ein Access (Protection) Violation Interrupt erzeugt, wenn der Zugriff nicht mit den Schutzbedingungen übereinstimmt die gleiche Technik wird für die paged registers verwendet VPN Valid Dirty Frame # Protection (RWX) TI2 Speicher 3-37

38 Weitere Optimierungen schnellere Write Hits VAX 8800 (WT) pipelining beim Schreiben in den Cache schnellere Write Misses pipelined Schreibpuffer o bei Lese-Misses muß der Puffer überprüft werden, bevor auf den Hauptspeicher zugegriffen wird Write Back: 1 extra Puffer, um den dirty block zu speichern schnellere Hits: Virtuell Adressierte Caches Erneuerung bei Kontextwechsel nötig Aliasing (Synonym) Probleme o verschiedene virtuelle Adressen o entsprechen der gleichen realen Adresse benutze Software + anti-aliasing Hardware I/O Cache flush für interactive computing NX-Bit: write xor execute: Schutz vor Angriffen durch Pufferüberlauf TI2 Speicher 3-38

39 Übersicht Registerfenster Instructionprefetch buffer TLB First-level cache Second-level cache Virtueller Speicher Blockgröße 4-8 Bytes Byte Byte 4 KB 1 GB 1 Wort 1 Wort (per 1 PTE) Hit time 1 Taktzyklus 1 Taktzyklus 1 Taktzyklus 1-4 Taktzyklen 4-20 Taktzyklen Taktzyklen Miss penalty 1-4 clock cycles 2-6 clock cycles clock cycles 2-20 clock cycles clock cycles *10 7 clock cycles Miss rate (local) 1%-3% 10-25% 0.1%-2% 1%-20% 15%-30% % Größe Worte 6-12 Worte Byte ( KB- 256 KB 256 KB- 64 MB 4MB- 1 PB PTEs) Backing First-level First-level First-level Second-level Staticcolumn Disks store cache cache cache cache DRAM Q1: Block N.A. Set associative 2 way 16 way associative Ring Puffer Set associative Set associative Fully Plazierung (Warteschlange) Q2: Block 2 Register: Gültige Bits+ Tag/ Tag/ Tag/ Tabelle identifikation high and low 1 Register block block block Q3: Block Ersetzung First infirst out N.A. (Warteschlange) Random N.A. (Direct mapped) Random LRU Q4: Schreib- Strategie write back TI2 Speicher 3-39 Erneuern beim ersten Schreiben in den Befehlspuffer (wenn möglich) Erneuern beim Schreiben in die Seitentabelle Write through oder write back Write through or write back Write back

40 Zusammenfassung Speicherhierarchie bringt großen Speicher schnellen Speicher bei vernünftigen Kosten Schlüsselprinzip: Lokalität Zeitliche Lokalität Örtliche Lokalität Trends: Wachstum in Größe Reduzierung der Kosten Reduzierung der Zugriffszeiten Wachstum der Bandbreite TI2 Speicher 3-40