Fachbereich Elektrotechnik

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1 Prozess- und Bauelementesimulation zur Optimierung von Halbleiterbauelementen für Mikroprozessoren von T. Herrmann, S. Dünkel, R. Illgen, W. Klix, R. Stenzel, T. Feudel, J. Höntschel und M. Horstmann 1 Einführung Die fortschreitende Entwicklung der Mikroprozessoren erfordert steigende Investitionen in Forschung und Entwicklung. Die Simulation kann dabei helfen, die Anzahl von Experimenten auf Silizium-Wafern zu verringern und die Entwicklungszeit für neue Halbleitertechnologien zu verkürzen. Dies führt zu einer deutlichen Kostenreduzierung und einer schnelleren Einführung des Produkts. Die steigende Rechenleistung ermöglicht zudem eine schnellere und genauere Simulation immer komplexer werdender Systeme. Die hier vorgestellte Prozess- und Bauelementesimulation beschreibt mit physikalischen Modellen die Herstellung und Funktionsweise der Halbleiterbauelemente. Des Weiteren können die Auswirkungen von Prozessschwankungen bestimmt und Lösungsansätze zu deren Verringerung untersucht werden. Die wichtigsten Bauelemente im Mikroprozessor sind Metal-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs). Deren Eigenschaften bestimmen, in Kombination mit den Verdrahtungsebenen und dem gesamten Schaltungsdesign, wesentlich die Geschwindigkeit und Lebensdauer des Produktes. Die hier vorgestellten MOSFETs gehören zur Gruppe der high performance Transistoren, welche innerhalb der International Roadmap for Semiconductors (ITRS) [ 1] definiert sind. In diesem Bereich wird mit Gatelängen von circa 50 nm gearbeitet und damit Inverterverzögerungszeiten von unter 10 ps erreicht. In den folgenden Kapiteln wird die genutzte Simulationssoftware vorgestellt und anhand eines Standardtransistors dessen Simulation und Verifikation erläutert. Des Weiteren werden Ergebnisse der Variation von Herstellungsparametern zur Optimierung der Transistoren gezeigt und diskutiert. 2 Simulationssoftware Die HTW Dresden (FH) verfügt über ein Bauelementesimulationsprogramm (SIMBA), welches am Fachbereich Elektrotechnik gepflegt und weiterentwickelt wird [ 2]. SIMBA ermöglicht die Simulation von komplexen zweiund dreidimensionalen Strukturen sowie die Auswertung der Ergebnisse. Eine Schnittstelle gestattet darüber hinaus die Nutzung von Strukturdaten aus einer vorgeschalteten Prozesssimulation. In SIMBA integriert sind das Drift- Diffusions-Modell und das hydrodynamische Modell, welche wahlweise auch mit einem Quantenkorrekturmodell genutzt werden können. Außerdem kann die Wärmeleitungsgleichung zur Einbeziehung von Selbstaufheizungsprozessen gekoppelt gelöst werden. Darüber hinaus sind verschiedene Modelle für die Ermittlung der Generations- und Rekombinationsraten von Ladungsträgern sowie deren Beweglichkeit zuschaltbar. Der Modellumfang ermöglicht die Simulation von modernen Halbleiterbauelementen. Neue Modelle können direkt implementiert und optimiert werden [ 3]. Weiterhin wird das Technology Computer Aided Design (TCAD) Programmsystem der Firma Synopsys genutzt. Dieses beinhaltet die Prozesssimulation (FLOOPS), einen Struktureditor (MDRAW), die Bauelementesimulation (DESSIS) sowie Programme zur Darstellung und Auswertung der Ergebnisse. Die genannten Programme werden in einer grafischen Oberfläche (GENESISe) zusammengefasst und sind darüber parametrierbar. Das Programmsystem ermöglicht eine lückenlose Simulation des Herstellungsprozesses und eine Ermittlung der elektrischen Parameter unter Nutzung einer weitreichenden Modellbibliothek. Die Modellparameter beider Simulationsprogramme müssen kontinuierlich an die neuesten Herstellungsprozesse angepasst werden, um konsistente Ergebnisse zu erhalten. 3 Transistorsimulation und Verifikation Den Ausgangspunkt der Prozesssimulation bildet, wie auch bei der Herstellung der Transistoren, der Siliziumwafer, auch Substrat genannt. Das Substrat wird durch Schichtabscheidung und Schichtabtrag, in Kombination mit lithographischen Schritten, strukturiert. Mit Hilfe von Implantationen werden die Strukturen dotiert und durch einen Temperschritt ausgeheilt. Die wichtigen Schritte des Herstellungsprozesses werden in der Simulation nachgebildet und wenn möglich, werden auch dessen Parameter genutzt. Hierbei können verschieden genaue und damit auch unterschiedlich rechenzeitintensive Modelle verwendet werden. Am Ende der Prozesssimulation steht das fertige Bauelement, welches in seiner Struktur durch Messwerte verifiziert wird. Die geometrischen Merkmale können zum Beispiel über Transmissionselektronenmikroskopie (TEM) bestimmt werden. Die durch Implantation und Diffusion entstandenen Dotierungsprofile werden durch Sekundärionenmassenspektroskopie (SIMS)-Messungen verifiziert, wobei zu beachten ist, dass hierbei nur die vertikalen Dotierungsprofile bestimmbar sind. Weiterhin können aus den elektrischen Ergebnissen der nachfolgenden Bauelementesimulation Rückschlüsse auf die Struktur des Transistors gezogen werden. Die Struktur eines hier verwendeten Silicon-on-Insulator-(SOI)-MOSFETs und dessen aktive Dotierungskonzentration sind in Abb. 1 dargestellt. Zum Vergleich wird in Abb. 2 das TEM-Bild eines äquivalenten Transistors gezeigt. Berichte und Informationen 2/

2 Abb. 2: TEM-Bild eines SOI-Transistors Abb. 1: Standardtransistor nach der Prozesssimulation Zwischen Prozesssimulation und Bauelementesimulation befindet sich ein sogenannter Struktureditor. Dieser verändert das Diskretisierungsgitter aus der Prozesssimulation, da die Bauelementesimulation andere Anforderungen an die Lage von feinem und grobem Gitter stellt. Das Diskretisierungsgitter definiert in jedem seiner Punkte die charakteristischen Größen des Bauelementes an dieser Stelle, zum Beispiel die Dotierung. Im Struktureditor lässt sich weiterhin die geometrische Struktur und Dotierung des Bauelementes verändern und, falls keine Prozesssimulation vorgeschaltet ist, können Bauelemente direkt erstellt werden. Dies betrifft sowohl deren Geometrie als auch deren Dotierung. Abschließend werden Geometrie, Dotierung und Gitter an die Bauelementesimulation übergeben, wobei SIMBA nur die Dotierungsinformation nutzt. In SIMBA werden dann die Struktur und das Gitter direkt definiert. In der Bauelementesimulation wird nun unter Nutzung der zuvor generierten Struktur und vorgegebener Randwerte, wie zum Beispiel der Kontaktspannungen, die räumliche und zeitliche Verteilung der innerelektronischen Größen, wie elektrostatisches Potenzial, Ladungsträgerdichten beziehungsweise Ladungsträgertemperaturen berechnet. Die dafür notwendigen Modelle und deren Parameter werden durch verschiedene Mess- und Simulationsergebnisse ausgewählt. Üblicherweise werden zuerst die Transfer- und Ausgangskennlinie und verschiedene innere Kapazitätswerte, wie die Überlappungskapazität, verglichen und angepasst. Darauf folgen die Durchführung von Strukturvariationen und der Vergleich der gewonnenen elektrischen Simulationsergebnisse mit Messwerten. Verschiedene Gatelängen sind ein Beispiel für solche Strukturvariationen. Aus den dabei extrahierten Schwellspannungen wird das Kurzkanalverhalten sichtbar und die Sperr- und Sättigungsströme am Drain können als sogenannte Universalkurve aufgetragen werden. Diese zeigt die Veränderung der Sättigungsströme bei konstanten Sperrströmen und ist somit ein Indikator für die statische Leistungsfähigkeit des Transistors. Die dynamische Leistungsfähigkeit wird über die Schaltzeiten des Transistors beziehungsweise die Gatterverzögerungszeit von verknüpften Transistoren bestimmt. Das Ausgangskennlinienfeld eines SOI-Transistors ist in Abb. 3 dargestellt. Der Kennlinienknick bei einsetzender Avalanche-Generation ist ein typisches Merkmal der isolierten Transistoren. Zur Verringerung der Kosten und zum besseren Verständnis der zugrunde liegenden Effekte können Parametervariationen zur Optimierung des Transistors vor beziehungsweise während der Herstellung simuliert werden. Im nächsten Abschnitt werden verschiedene Veränderungen im Herstellungsprozess vorgestellt und die Auswirkungen auf wichtige Transistorparameter diskutiert. Abb. 3: Ausgangskennlinienfeld eines SOI-Transistors unter Nutzung des Band-zu-Band-Tunnelmodells und des Avalanchemodells 16 Berichte und Informationen 2/2006

3 4 Parametervariation und Optimierung 4.1 HALO-IMPLANTATIONEN Transistoren mit kurzen Gatelängen, wie sie schon seit einiger Zeit in Produktion sind, erhalten neben der Wannenimplantation eine weitere Implantation zum Einstellen der Schwellspannung, die Halo-Implantation (Abb. 4). Diese werden nach der Gatestrukturierung unter einem definierten Winkel seitlich unter das Gate eingebracht und umschließen somit die Source/Drain-Erweiterungsgebiete [ 4], ohne die Dotierung über die gesamte Kanallänge anzuheben. Die hohe Dotantenkonzentration der Halo-Implantationen nahe den Erweiterungsgebieten verringert deren Einfluss auf die Kanalladungen, die somit wieder durch das Gate kontrolliert werden. Das Ergebnis ist eine Verbesserung des Kurzkanalverhaltens, das heißt, die Schwellspannung des Transistors schwankt weniger bei Variation der Gatelänge. Die Lage der Halo-Implantationen wird durch ihren Implantationswinkel und ihre Implantationsenergie bestimmt. Zur Optimierung der Halo-Implantation erfolgte die Simulation mit verschiedenen Implantationsenergien. Dies ist notwendig, um die Halo-Implantation optimal an die Erweiterungsgebiete anzupassen. Geringere Implantations- Abb. 4: Lage der Halo-Implantationen im Transistor energien verschieben die Lage der Halo-Implantationen in Richtung der Erweiterungsgebiete und in Richtung Oberfläche. Die Lage in der Nähe der Erweiterungsgebiete senkt jedoch die Dotantenkonzentration im Kanal und bewirkt somit eine niedrigere Schwellspannung. Um diese wieder anzupassen, wird die Halo-Implantationsdosis erhöht. Bei sehr niedrigen Halo-Implantationsenergien sind so hohe Implantationsdosen notwendig, dass die Erweiterungsgebiete umdotiert werden und der Transistor nicht mehr funktionstüchtig ist. Des Weiteren verursachen die niedrigeren Halo-Implantationsenergien eine Verringerung der Dotierungskonzentration an der Grenzfläche zum vergrabenen Oxid, wodurch ein Leckstrompfad an dieser Stelle entstehen kann. Die Simulationsergebnisse zeigen in Abb. 5 das verbesserte Kurzkanalverhalten bei verringerter Halo-Implantationsenergie und in Abb. 6 ist die nur leicht verschlechterte Universalkurve zu sehen. Jedoch entsteht bei 3 kev Implantationsenergie der oben beschriebene Leckstrompfad, welcher die Universalkurve deutlich verschiebt. Die Simulationen ergaben eine Verbesserung der Transistoren für Halo-Implantationsenergien bis 5 kev. 4.2 NEUARTIGE AUSHEILVERFAHREN Das Einbringen der Dotanten in den Halbleiter wird bei den hier beschriebenen Transistoren ausschließlich über Implantationen realisiert. Die Inonenimplantation hinterlässt jedoch Gitterfehler, die den gewünschten Stromfluss behindern und den Leckstrom erhöhen. Weiterhin befinden sich die Dotanten nach der Implantation auf Positionen im Kristallgitter, auf denen sie nicht elektrisch aktiv sind. All diese Probleme werden über einen Ausheilungsschritt im Prozessablauf behoben. Die Ausheilung findet bei einer Temperatur von etwa 1000 C für eine Zeit von circa zwei Sekunden statt. Unter diesen Bedingungen treten zwei Abb. 5: Schwellspannung (V th,sat ) als Funktion der Gatelänge (L g ) Abb. 6: Sperrstrom (I D,off ) über dem Sättigungsstrom (I D,sat ) Berichte und Informationen 2/

4 Abb. 8: Elektrostatisches Potenzial bei U GS = -0,2 V und U DS = 1 V Abb. 7: SIMS-Profil von implantiertem Bor (BF 2 ) vor und nach der Ausheilung mit Blitzlampe und Laser Probleme auf. Zum einen werden nicht alle im Halbleiter vorhandenen Dotanten aktiviert und zum anderen findet eine nicht unerhebliche Diffusion der Dotanten statt. Transistoren mit Gatelängen im Bereich von nm sind jedoch mit einer Ausdiffusion der Dotanten von nm nicht mehr funktionstüchtig. Den Ausweg sollen noch höhere Temperaturen im Bereich von 1300 C und deutlich kürzere Ausheilzeiten im Millisekundenbereich bieten [ 5]. Dazu können zum Beispiel Blitzlampen (Flash) oder Laser genutzt werden. Beide Varianten befinden sich in der Erprobung. Die in Abb. 7 dargestellten SIMS-Profile zeigen die vernachlässigbar kleine Diffusion der beiden Ausheilverfahren. Die hohe genutzte Temperatur sollte eine Dotantenaktivierung nahe der Festkörperlöslichkeitsgrenze erreichen. In der Simulation wurde daher von einem diffusionsfreien Ausheilprozess mit temperaturäquivalenter Aktivierung ausgegangen. Somit wird die Lage der Dotanten ausschließlich von den Implantationsbedingungen definiert. Als Folge mussten verschiedene Prozessparameter, wie zum Beispiel die Spacerweiten angepasst werden. Der Transistor mit der Standardgatelänge zeigte eine sehr hohe Schwellspannung verbunden mit kleinen Leck- und Sättigungsströmen bei gleicher Halo-Implantationsdosis. Die Ursache liegt in der fast verdoppelten Kanallänge beim diffusionsfreien Transistor (Abb. 8). In Abb. 8 ist weiterhin die stark ausgeprägte Potenzialbarriere im Kanal zu erkennen. Das Kurzkanalverhalten wird durch das diffusionsfreie Ausheilverfahren deutlich verbessert, wenn die nominellen Gatelängen von 55 nm verglichen werden (Abb. 9). Wird bei dieser Gatelänge die Schwellspannung angepasst, ist immer noch ein besseres Kurzkanalverhalten vorhanden und die Universalkurve zeigt eine Verbesserung, wie in Abb. 10 zu sehen. Es besteht darüber hinaus die Möglichkeit, wie es in Abb. 9 durch den Pfeil gekennzeichnet ist, die Gatelänge zu verringern und trotzdem ein vergleichba- Abb. 9: Schwellspannung als Funktion der Gatelänge für verschiedene Halo-Implantationsdosen Abb. 10: Universalkurve für verschiedene Halo-Implantations dosen 18 Berichte und Informationen 2/2006

5 Abb. 11: Innere Kapazitäten des MOSFET Abb. 12: Inverter mit Lastkapazität res Kurzkanalverhalten zum Standardausheilungsprozess (RTA) zu erhalten. Zu beachten ist hier jedoch die identische Lage der Universalkurven. 4.3 GATEOXIDDICKE Die physikalische Gateoxiddicke liegt für die high performance Transistoren bei circa 1,5 nm. Diese geringe Schichtdicke wirft verschiedene Probleme auf, wie den hohen Leckstrom durch das Gateoxid, die Ladungsträgerquantisierung im Kanal und die Ladungsträgerverarmung im Polysiliziumgate. Eine weitere Skalierung wird durch den hohen Leckstrom verhindert. Die beiden anderen Effekte erzeugen ein effektiv dickeres Gateoxid im Inversionsfall, das heißt bei eingeschaltetem Transistor. Im Zuge der Skalierung muss sich jedoch auch die Gateoxiddicke verringern. Das Leckstromproblem soll mit neuen Isolatoren gelöst werden, die physisch dickere Schichten zulassen. Der Ladungsträgerverarmung im Polysilizium soll mit metallisierten Gates begegnet werden. Die Ladungsträgerquantisierung, welche das Maximum der Ladungsträgerdichte von der Grenzfläche in Richtung Halbleiter verschiebt, kann nicht verhindert werden. Die Reduktion der Gateoxiddicke ohne weitere Transistorskalierung ergibt einen Sättigungsstromgewinn in der Universalkurve von circa 3 % pro 0,1 nm bei konstantem Sperrstrom. Gleichzeitig steigt aber die Gatekapazität und beeinflusst das dynamische Verhalten der Transistoren negativ. Die inneren Kapazitäten im MOSFET sind in Abb. 11 dargestellt. Die Auswirkungen verschiedener Gateoxiddicken auf das statische und dynamische Verhalten der Transistoren beziehungsweise der Inverter sollen im Folgenden aufgezeigt werden. Die Verzögerungszeit am Inverter wurde mit einer Mixed- Mode-Bauelementesimulation durchgeführt, wobei n-und p-mosfet sowie die Last über Netzwerkmodelle gekoppelt sind (Abb. 12). Ausgehend von einem 2 nm dicken Gateoxid stellen sich die erwarteten 3 bis 4 % Gewinn pro 0,1 nm in der Universalkurve ein. Die steigende Gatekapazität lässt die Verzögerungszeit nur um 1 bis 2 % geringer werden. Somit hat die Gateoxidskalierung einen kleineren Einfluss auf die dynamischen als auf die statischen Eigenschaften des Transistors. Wird der ganze Transistor skaliert, ergeben sich andere Kapazitätsverhältnisse und die Verzögerungszeiten werden verbessert. Das Problem zeigt sich auch deutlich bei dem Übergang vom Siliziumgate zum Metallgate. Der skalierte Transistor zeigt hier einen Gewinn im Sättigungsstrom von circa 26 % in Kombination mit einer 0,5 nm kleineren wirksamen Gateoxiddicke. Die Verzögerungszeit des Inverters verbessert sich dabei nur um 15 %. Jedoch ermöglicht auch hier das effektiv dünnere Gateoxid die weitere Skalierung des gesamten Transistors. 5 Zusammenfassung Die Prozess- und Bauelementesimulation sind Hilfsmittel in der untersten Ebene des Entwurfs von Mikroprozessoren. Sie dienen zum besseren Verständnis der physikalischen Effekte, zur Optimierung bestehender Herstellungsprozesse und zur Vorausschau auf zukünftige Transistorgenerationen. Die durchgeführten Simulationen zeigen die Vorzüge von Halos mit niedriger Implantationsenergie gegenüber denen mit mittlerer Implantationsenergie im Bezug auf das Kurzkanalverhalten. Weiterhin wurde das Potenzial der diffusionsfreien Transistoren, welche mit neuen Ausheilverfahren hergestellt werden, diskutiert. Diese zeigen Verbesserungen im statischen Verhalten und in der Skalierbarkeit. Die Simulationen mit verringerter Gateoxiddicke bei skalierten und Standardtransistoren ergab den erwarteten Gewinn im Sättigungsstrom. Die Verzögerungszeit der Inverter zeigte dabei nur den halben Gewinn. Das dieser Publikation zugrundeliegende Vorhaben wurde mit Mitteln des Bundesministeriums für Bildung und Forschung unter dem Förderkennzeichen 01M3156 gefördert. Die Verantwortung für den Inhalt dieser Veröffentlichung liegt bei den Autoren, experimentelle Daten mit freundlicher Genehmigung von AMD Saxony. Berichte und Informationen 2/

6 Literatur [ 1] Process Integration, Devices, and Structures, ITRS 2005, [ 2] [ 3] R. Stenzel, W. Klix, SIMBA ein universeller 3D- Bauelementesimulator, Berichte und Informationen, HTW-Dresden, 2/1999, 1/2000, S [ 4] Y. Taur, C.H. Wann, D.J. Frank, 25 nm CMOS design considerations, IEDM Tech. Dig., 1998, p.789 [ 5] A. Shima, Y. Wang, S. Talwar and A. Hiraiwa, Ultra-shallow junction formation by non-melt laser spike annealing for 50-nm gate CMOS, Symp. VLSI Tech. Dig., Honolulu, 2004, p.174 Verfasser: Dipl.-Ing. (FH) Tom Herrmann Dipl.-Ing. (FH) Stefan Dünkel Dipl.-Ing. (FH) Ralf Illgen Prof. Dr.-Ing. habil. Wilfried Klix Prof. Dr.-Ing. habil. Roland Stenzel Arbeitsgruppe Nanoelektronik Hochschule für Technik und Wirtschaft Dresden (FH) in Zusammenarbeit mit dem Zentrum für angewandte Forschung und Technologie e.v. (ZAFT) Dr.-Ing. Jan Höntschel Dr.-Ing. Thomas Feudel Dr.-Ing. Manfred Horstmann AMD Saxony LLC & Co. KG, Germany 20 Berichte und Informationen 2/2006