Die ARM-Mikroarchitektur. Acorn RISC Machine ARM. Asm Prak SS03 p.1/13

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Georg Junge
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1 Die -Mikroarchitektur Acorn RISC Machine Asm Prak SS03 p.1/13

2 Die -Mikroarchitektur Acorn RISC Machine Advanced RISC Machine Asm Prak SS03 p.1/13

3 Designziele Kostengünstig Asm Prak SS03 p.2/13

4 Designziele Kostengünstig Niedriger Energieverbrauch Asm Prak SS03 p.2/13

5 Designziele Kostengünstig Niedriger Energieverbrauch Optimierter Speicherzugriff Asm Prak SS03 p.2/13

6 Designziele Kostengünstig Niedriger Energieverbrauch Optimierter Speicherzugriff Modulare Hardware / Eingebettete System Asm Prak SS03 p.2/13

7 Designmerkmale RISC Asm Prak SS03 p.3/13

8 Designmerkmale RISC Load/Store Asm Prak SS03 p.3/13

9 Designmerkmale RISC Load/Store einheitliches Befehlsformat Asm Prak SS03 p.3/13

10 Designmerkmale RISC Load/Store einheitliches Befehlsformat flexible Adressierung Asm Prak SS03 p.3/13

11 Designmerkmale RISC Load/Store einheitliches Befehlsformat flexible Adressierung eine (kurze) Prozessor-Pipeline (3-7 Stufen) Asm Prak SS03 p.3/13

12 Designmerkmale RISC Load/Store einheitliches Befehlsformat flexible Adressierung eine (kurze) Prozessor-Pipeline (3-7 Stufen) 26 bit/32 bit Adressierung Asm Prak SS03 p.3/13

13 Designmerkmale RISC Load/Store einheitliches Befehlsformat flexible Adressierung eine (kurze) Prozessor-Pipeline (3-7 Stufen) 26 bit/32 bit Adressierung Überlappende Registerbänke Asm Prak SS03 p.3/13

14 Designmerkmale RISC Load/Store einheitliches Befehlsformat flexible Adressierung eine (kurze) Prozessor-Pipeline (3-7 Stufen) 26 bit/32 bit Adressierung Überlappende Registerbänke schnelle Interruptbehandlung Asm Prak SS03 p.3/13

15 Datenoperanden <opcode><cond>s <Rd>, <Rn>, <shifter_operand> <shifter_operand>:= #<immediate> Immediate <Rm> Register <Rm>, LSL #<shift_imm> Logical shift left by immediate <Rm>, LSL <Rs> Logical shift left by register <Rm>, LSR #<shift_imm> Logical shift right by immediate <Rm>, LSR <Rs> Logical shift right by register <Rm>, ASR #<shift_imm> Arithmetic shift right by immediate <Rm>, ASR <Rs> Arithmetic shift right by register <Rm>, ROR #<shift_imm> Rotate right by immediate <Rm>, ROR <Rs> Rotate right by register <Rm>, RRX Rotate right with extend Asm Prak SS03 p.4/13

16 Adressierungsarten LDR STR{<cond>}{B}{T} <Rd>, <addressing_mode> <addressing_mode>:= [<Rn>, #+/-<offset_12>]! Immediate pre-indexed [<Rn>, #+/- <offset_12>]immediate offset [<Rn>, +/-<Rm>]Register offset [<Rn>, +/-<Rm>, <shift> #<shift_imm>]scaled register offset [<Rn>, +/-<Rm>]! Register pre-indexed [<Rn>, +/-<Rm>, <shift> #<shift_imm>]! Scaled register pre-indexed [<Rn>], #+/-<offset_12> Immediate post-indexed [<Rn>], +/-<Rm> Register post-indexed [<Rn>], +/-<Rm>, <shift> #<shift_imm> Scaled register post-indexed Asm Prak SS03 p.5/13

17 Besondere Befehle Bedingte Ausführung Asm Prak SS03 p.6/13

18 Besondere Befehle Bedingte Ausführung Zurückscreiben (Pre/Post) bei indizierter Adressierung Asm Prak SS03 p.6/13

19 Besondere Befehle Bedingte Ausführung Zurückscreiben (Pre/Post) bei indizierter Adressierung Integrierter Barrell-Shifter Asm Prak SS03 p.6/13

20 Befehlsformate Asm Prak SS03 p.7/13

21 Prozessorversionen v1 Asm Prak SS03 p.8/13

22 Prozessorversionen v Asm Prak SS03 p.8/13

23 Prozessorversionen v erster kommerzieller RISC Prozessor Asm Prak SS03 p.8/13

24 Prozessorversionen v erster kommerzieller RISC Prozessor v2 Asm Prak SS03 p.8/13

25 Prozessorversionen v erster kommerzieller RISC Prozessor v Asm Prak SS03 p.8/13

26 Prozessorversionen v erster kommerzieller RISC Prozessor v schnellster RISC Prozessor Asm Prak SS03 p.8/13

27 Prozessorversionen v erster kommerzieller RISC Prozessor v schnellster RISC Prozessor MIPS/MHz Asm Prak SS03 p.8/13

28 Prozessorversionen v erster kommerzieller RISC Prozessor v schnellster RISC Prozessor MIPS/MHz MUL,MLA, R8,R9 banked in IRQ-Mode, Shift-Operand in Register bei LDR/STR Asm Prak SS03 p.8/13

29 Prozessorversionen v erster kommerzieller RISC Prozessor v schnellster RISC Prozessor MIPS/MHz MUL,MLA, R8,R9 banked in IRQ-Mode, Shift-Operand in Register bei LDR/STR v2as Asm Prak SS03 p.8/13

30 Prozessorversionen v erster kommerzieller RISC Prozessor v schnellster RISC Prozessor MIPS/MHz MUL,MLA, R8,R9 banked in IRQ-Mode, Shift-Operand in Register bei LDR/STR v2as 3 4K Cache,SWP, CP15, 26MHz Asm Prak SS03 p.8/13

31 Prozessorversionen v erster kommerzieller RISC Prozessor v schnellster RISC Prozessor MIPS/MHz MUL,MLA, R8,R9 banked in IRQ-Mode, Shift-Operand in Register bei LDR/STR v2as 3 4K Cache,SWP, CP15, 26MHz 250 VIDC, IOC und MEMC auf Chip Asm Prak SS03 p.8/13

32 Prozessorversionen v3 Asm Prak SS03 p.9/13

33 Prozessorversionen v3 neue Generation von Ltd Asm Prak SS03 p.9/13

34 Prozessorversionen v3 neue Generation von Ltd 32 Bit Asm Prak SS03 p.9/13

35 Prozessorversionen v3 neue Generation von Ltd 32 Bit PC in eigenem Register Asm Prak SS03 p.9/13

36 Prozessorversionen v3 neue Generation von Ltd 32 Bit PC in eigenem Register v4 Asm Prak SS03 p.9/13

37 Prozessorversionen v3 neue Generation von Ltd 32 Bit PC in eigenem Register v4 Halbwort-Laden/Speichern Asm Prak SS03 p.9/13

38 Prozessorversionen v3 neue Generation von Ltd 32 Bit PC in eigenem Register v4 Halbwort-Laden/Speichern StrongArm Asm Prak SS03 p.9/13

39 Prozessorversionen v3 neue Generation von Ltd 32 Bit PC in eigenem Register v4 Halbwort-Laden/Speichern StrongArm Harvard Asm Prak SS03 p.9/13

40 Prozessorversionen v3 neue Generation von Ltd 32 Bit PC in eigenem Register v4 Halbwort-Laden/Speichern StrongArm Harvard 5 Pipeline Stufen Asm Prak SS03 p.9/13

41 Prozessorversionen v3 neue Generation von Ltd 32 Bit PC in eigenem Register v4 Halbwort-Laden/Speichern StrongArm Harvard 5 Pipeline Stufen MHz (1.14 MIPS/MHz) Asm Prak SS03 p.9/13

42 Prozessorvarianten M 64bit Operationen Asm Prak SS03 p.10/13

43 Prozessorvarianten M 64bit Operationen T Thumb (16Bit Modus) Asm Prak SS03 p.10/13

44 Prozessorvarianten M 64bit Operationen T Thumb (16Bit Modus) E Enhanced DSP Asm Prak SS03 p.10/13

45 Prozessorvarianten M 64bit Operationen T Thumb (16Bit Modus) E Enhanced DSP J Jazelle (Java Beschleuniger) Asm Prak SS03 p.10/13

46 Intel Xscale v5 mit Thumb und DSP Asm Prak SS03 p.11/13

47 Intel Xscale v5 mit Thumb und DSP kommt ohne Floating Point Hardware Asm Prak SS03 p.11/13

48 Intel Xscale v5 mit Thumb und DSP kommt ohne Floating Point Hardware 7 Pipeline Stufen Asm Prak SS03 p.11/13

49 Intel Xscale v5 mit Thumb und DSP kommt ohne Floating Point Hardware 7 Pipeline Stufen nur noch 32 Bit Modus Asm Prak SS03 p.11/13

50 Intel Xscale v5 mit Thumb und DSP kommt ohne Floating Point Hardware 7 Pipeline Stufen nur noch 32 Bit Modus CP0 Audio DSP (40 bit Akumulator, Multiply With Internal Accumulate Format -Befehle) Asm Prak SS03 p.11/13

51 Intel Xscale v5 mit Thumb und DSP kommt ohne Floating Point Hardware 7 Pipeline Stufen nur noch 32 Bit Modus CP0 Audio DSP (40 bit Akumulator, Multiply With Internal Accumulate Format -Befehle) neues Speicherseitenattribut X Asm Prak SS03 p.11/13

52 Intel Xscale v5 mit Thumb und DSP kommt ohne Floating Point Hardware 7 Pipeline Stufen nur noch 32 Bit Modus CP0 Audio DSP (40 bit Akumulator, Multiply With Internal Accumulate Format -Befehle) neues Speicherseitenattribut X Prozessorkontrolle über CP15 geändert Asm Prak SS03 p.11/13

53 Intel Xscale v5 mit Thumb und DSP kommt ohne Floating Point Hardware 7 Pipeline Stufen nur noch 32 Bit Modus CP0 Audio DSP (40 bit Akumulator, Multiply With Internal Accumulate Format -Befehle) neues Speicherseitenattribut X Prozessorkontrolle über CP15 geändert Branch Prediction Asm Prak SS03 p.11/13

54 v6 Multiprozessorunterstützung Asm Prak SS03 p.12/13

55 v6 Multiprozessorunterstützung SIMD Befehlssatz Asm Prak SS03 p.12/13

56 v6 Multiprozessorunterstützung SIMD Befehlssatz Unterstützung nichtausgerichteter Daten Asm Prak SS03 p.12/13

57 Textfragmente RSB R0,R0,R0 LSL n Asm Prak SS03 p.13/13

58 Textfragmente RSB R0,R0,R0 LSL n CMP R1,p CMPNE R2,q BEQ Label Asm Prak SS03 p.13/13

59 Textfragmente RSB R0,R0,R0 LSL n CMP R1,p CMPNE R2,q BEQ Label STMDA SPI,{R4,R5,R9-R11,PC} Asm Prak SS03 p.13/13

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