System-Architektur und -Software

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1 System-Architektur und -Software Sommersemester 2001 Lutz Richter Institut für Informatik Universität Zürich Obligatorische Veranstaltung des Kerngebietes

2 System-Architektur und -Software Voraussetzungen und Lernziele In dieser Veranstaltung sollen die grundlegenden Konzepte und Strukturen der Hardware-Software- Schnittstelle vermittelt werden. Hierzu ist es erforderlich, diese Hardware-Software-Schnittstelle sowohl von der Hardware-Seite als auch von der Software-Seite her zu fixieren. Um sich insbesondere dabei nicht auf ein spezielles Hardware-Produkt festzulegen, das infolge der raschen Technologie-Entwicklung vielleicht bereits morgen durch ein Folge-Produkt weitgehend überholt ist, wird die Hardware-Seite in Form der Java Virtual Machine Spezifikation gewählt. Konsequent ergibt sich damit die Software-Seite durch die Sprache Java und deren Laufzeit-Umgebung. Die Teilnehmer dieser Veranstaltung erhalten mittels dieser Vorgehensweise einen umfassenden Einblick in ein modernes und sicherlich für die folgenden Jahre wegweisendes Konzept, das die Grundlage für zahlreiche weitere Gebiete im Hauptstudium darstellt. Die Darstellung der Hardware-Software-Schnittstelle der JVM erfolgt alternierend von der (Rechner-) Architektur- und von der Software-Seite aus. Die praktische Erfahrung im Umgang mit diesen Konzepten wird durch begleitende Übungen vermittelt. Diese Veranstaltung ist eine Pflichtveranstaltung im Kerngebiet gemäss Wegleitung PO95 und wird damit für alle Wahlgebiete inhaltlich vorausgesetzt.

3 System-Architektur und -Software Literatur Gosling, J., Joy, B., G. Steele, The Java Language Specification, Addison-Wesley, 1996, 825 p. Lea, D., Concurrent Programming in Java, Addison-Wesley, 1997, 337 p. Lindholm, T., Yellin, F., The Java Virtual Machine Specification, Addison-Wesley, 1997, 475 p. Meyer, J., Downing, T., JAVA Virtual Machine, O Reilly Cambridge, 1997, 426 p. Dal Cin, M., Rechnerarchitektur, Teubner Stuttgart, 1996, 318 S. Venners, B., INSIDE the Java Virtual Machine, McGraw-Hill, 1998, 579 p.

4 Inhalt Gliederung Einführung, Übersicht und Motivation Was wissen wir zum Thema aus dem Grundstudium? Wie gehen wir vor? Architektur-Grundlagen 1 / Prozessorstrukturen Konzepte und Strukturen Architektur und Organisation von SISD-Rechnern Architektur-Grundlagen 2 / Speicherstrukturen Speicher-Hierarchien Zugriffssteuerungen Überblick: Implementierung der JVM picojava I und II (insbesondere Folding, Garbage Collection) Architektur-Merkmale: UltraJava JVM-Architektur Datentypen, Register, lokale Variable, Operanden-Stack, Laufzeitumgebung,... Formate, Signaturen, Konstanten-Pool, Methoden, Attribute JVM-Instruktionssatz Struktur, Aufbau und Auszüge aus dem Instruktionssatz Beispiele Threads und ihre Synchronisation Basis-Begriffe (Laufzeit-Architektur, Monitore, Speicher und Aktionen ) Beispiele Java-OS 1

5 Einführung, Übersicht und Motivation Was wissen wir zum Thema aus dem Grundstudium? CPU Steuerung Ausführung ALU Instruktionen Daten Speicher Eingabe Ausgabe Ein- Ausgabe Instruktion auszuführen? N Verarbeitungs- Einheit ALU Register Steuereinheit Progr.-Zähler CPU (Central Processing Unit) Instruktionen Daten Zustands- Information Ergebnisse (Daten) Speicher Programm(e) + Daten Memory J Laden der nächsten Instruktion Decodieren der Instruktion Laden der benötigten Operanden Ausführung der Instruktion Instruction Fetch Decode Operand Fetch Execute Instruktion Op-Code WAS? Operand WOMIT? N Programm-Unterbrechung? J Übergabe der Kontrolle an das Unterbrechungs- Service-Programm 2

6 Einführung, Übersicht und Motivation Was wissen wir zum Thema aus dem Grundstudium? Software und Programmierung Untere Ebene Maschinensprachliche Programmierung Betriebssystem Hilfsprogramme Höhere Ebene Compiler/Interpreter Test- und Debugging-Komponenten Marke Mnemonic Operand(en) ; Kommentar Label Symbolischer Opcode 3

7 Einführung, Übersicht und Motivation Was wissen wir zum Thema aus dem Grundstudium? M. Flynn- Klassifikation einfach (single) Datenstrom mehrfach (multiple) Prozessor Instruktionsstrom Datenstrom Speicher SISD von Neumann SIMD Vektor-, Arrayprozessor Hohe interne Parallelität Leistung via Technologie und Architektur MISD? MIMD Multiprozessor Leistung MIPS (Million Instructions Per Second) MFLOPS (Million Floating Point Operations Per Second) Technologie Taktrate Anzahl Transistoren pro Chip-Fläche Architektur Organisation und Realisierung Funktion und Arbeitsweise HSA Hardware-System-Architektur Operations- und Strukturkonzept ISA Instruktions-Satz-Architektur Hardware-Software-Schnittstelle 4

8 SISD-Architekturen Princeton-Architektur gemeinsamer Speicher für Operanden und Instruktionen (Von-Neumann-Rechner) gemeinsame Speicher-Prozessor-Verbindung Harvard-Architektur getrennte Speicher für Operanden und Instruktionen getrennte Speicher-Prozessor-Verbindung Datenverarbeitende Komponenten Rechnerkern (Zentraleinheit, Prozessor) Datenspeichernde Komponenten Pufferspeicher (Caches), RAM (Random Access Memory) Steuerbus Funktions- Steuerung Instruktions- Cache Einheiten Register- File MMU Daten Cache Rechnerkern Steuerung Register- File Datenbus Funktions- Einheit Funktions- Einheit 5

9 SISD-Architekturen Klassifikation nach Anzahl der separaten Pfade für Instruktionen und Operanden (Princeton-Architektur, Harvard-Architektur) Ort, an dem die Operanden für die Verarbeitung bereitstehen Speicher-Speicher-Maschine Virtuelle Register-Maschine Register-Register-Maschine Operanden und Ergebnis im Hauptspeicher Teil des Hauptspeichers als Register-File Load-Store-Architektur Instruktionssatz-Architektur (RISC / CISC) RISC CISC Anzahl Instruktionen kleiner grösser Instruktionsformate einheitlich unterschiedlich Maschinen-Typ Register-Register-Maschine Speicher-Speicher-Maschine Anzahl Zyklen pro Instruktion 1 bzw. <1 >>1 6

10 Instruktionssatz-Architektur Register-Einsatz und -Eigenschaften Speicherung über kurze Zeit Nur aktuell benutzte Daten 8 - > 500 Register Sehr kurze Zugriffszeiten Sichtbare und unsichtbare Register (Arbeits- und Statusregister) Wichtige Spezialregister: «IR Instruktions- bzw. Befehlsregister (Instruction Register) «PC Befehlszähler (Programming Counter) «SR Status-Register (State Register) Maschinen-Datentypen Menge von Werten und Satz von Operationen auf diesen Werten Primitive Datentypen Bit 0,1 / AND, OR, EXOR, NOT etc. Byte 8 Bits / Vergleich auf Identität, Shift, selektives EXOR etc. WORD n Bytes / Vergleich auf Identität, Shift, selektives EXOR etc. Nichtstrukturierte Datentypen INTEGER REAL CHARACTER ganze Zahlen / Add, Sub, Mult, Div, Mod, Vergleich etc. skalierte Zahlen / FAdd, FSub, FMult, FDiv, Vergleich etc. Zeichen / Vergleich auf Identität Unterschiedliche Darstellung dieser Datentypen (Kodierung, Betrag/Vorzeichen etc.) 7

11 Instruktionssatz-Architektur Adressierungsarten Wort, Byte Maschinenbefehle: Explizite / implizite Information über Adresse(n) des(r) Operanden Physikalische Adresse Adressspezifikation Hauptspeicheradresse (mit impliziter Länge des Operanden) Registeradresse Vorschrift zur Berechnung einer Adresse Adressierung der Operanden > Adressierungsmodi Unmittelbar (immediate) Speicher- / register-direkt Speicher- indirekt Register- indirekt Register-relativ Operand (mit seinem Wert) in der Instruktion Adresse des Operanden in der Instruktion weist auf den Wert des Operanden Adresse des Operanden in der Instruktion weist auf ein Hauptspeicherwort, das die Adresse des Operanden enthält. Adresse des Operanden in der Instruktion weist auf ein Register, das die Adresse des Operanden enthält. Adresse des Operanden besteht aus Registernummer und Verschiebeanteil (<Register> + Verschiebeanteil > Adresse des Operanden) 8

12 Instruktionssatz-Architektur Angenommene Instruktionsformate OPC ZR QR1 QR2 OPC ZR QR DP/Immediate OPC ZR Adresse OPC OpCode 8 Bits ZR Zielregister 5 Bits QR Quellregister 5 Bits DP Verschiebeanteil 14 Bits Immediate Unmittelbarer Operand 14 Bits Adresse Direkte Speicheradresse 19 Bits Adressierungsarten Unmittelbar (immediate) OPC ZR QR DP/Immediate ADD R14, R27, D C 0E 1B 0071 Vorher Addition Nachher R A BB 8F E7 2A E1 00 E7 2A 70 R27 00 E7 2A E7 2A E1 00 E7 2A 60 9

13 Instruktionssatz-Architektur Adressierungsarten Speicher- indirekt / register-direkt OPC ZR LOAD R7, ( ) Adresse A 7 D C Register- OPC indirekt ZR QR1 QR2 ADD R31, R17, R xxxxxxxxx 6COPC 1F ZR Adresse xxxxxxxxx LOAD (R7), A 7 D C Vorher Nachher R C 76 3A BC 44 DA FB Sp XX 6C X5 3A 2A 44 1C FB XX 6C X5 3A 2A 44 1C FB Sp BC DA BC DA Vorher Addition Nachher R17 0A FF E0 12 0A FF E0 12 0A FF E0 12 R3 12 BA DA BA DA BA DA 77 R AC 09 1D Vorher BA BA 89 1D Nachher BA BA 89 R7 XX X0 01 B4 XX X0 01 B4 Sp E3 2A E3 2A 69 Sp BC DA 87 E3 2A 69 Speicher-Speicher-Operation 10

14 Instruktionssatz-Architektur Adressierungsarten Speicher- / indirekt register-direkt OPC ZR LOAD R7, ( ) Adresse A 7 D C Register- OPC indirekt ZR QR1 QR2 ADD R31, R17, R xxxxxxxxx 6COPC 1F ZR Adresse xxxxxxxxx LOAD (R7), A 7 D C Vorher Nachher R C 78 3A BC FB DA Sp C XX 3A X5 44 2A FB 1C 6C XX 3A X5 44 2A FB 1C Sp BC DA BC DA Vorher Addition Nachher R17 0A FF E0 12 0A FF E0 12 0A FF E0 12 R3 12 BA DA BA DA BA DA 77 R AC 09 1D Vorher BA BA 89 1D Nachher BA BA 89 R7 XX X0 01 B4 XX X0 01 B4 Sp E3 2A E3 2A 69 Sp BC DA 87 E3 2A 69 Speicher-Speicher-Operation 11

15 Instruktionssatz-Architektur Adressierungsarten Register-relativ OPC ZR QR DP/Immediate Adresse LOAD R10, R17, A 11 2ABC OPC ZR QR1 QR2 ADD R31, R17, R xxxxxxxxx 6C 1F xxxxxxxxx Vorher Nachher R BC DA R Sp XX X5 2A 1C XX X5 2A 1C Sp Vorher 31 Addition BC DA Nachher BC DA R17 0A FF E0 12 0A FF E0 12 0A FF E0 12 R3 12 BA DA BA DA BA DA 77 R AC 09 1D BA BA 89 1D BA BA 89 12

16 Interne Parallelität und Pipelining Phasen IF DEC OF EX LS Instruction Fetch Decode Instruction Operand Fetch Execute Load Data / Store Results Phasen-Parallelität OPC ZR QR1 QR2 ADD R31, R17, R xxxxxxxxx 6C 1F xxxxxxxxx Vorher Addition Nachher R17 0A FF E0 Instruktion 12 0A FF5 E0 12 0A FF E0 12 R3 12 BA Instruktion DA BA DA BA DA 77 R AC 09 1D BA BA 89 1D BA BA 89 Instruktion 3 Instruktion 2 Instruktion 1 Zeit 13

17 Interne Parallelität und Pipelining IF DEC OF EX LS I S I R D E C R R F S T R D S PC OPC ZR QR1 QR2 IS Instruction Storage IR Instruction Register CR Control Register RF Register File DS Data Storage PC Program Counter ADD R31, R17, R xxxxxxxxx 6C 1F xxxxxxxxx IF DEC OF EX LS Vorher Addition Nachher R17 0A FF E0 12 0A FF E0 12 0A FF E0 12 R3 12 BA DA BA DA BA DA 77 Instruction Fetch R AC 09 1D BA BA 89 1D BA BA 89 Decode Instruction Operand Fetch Execute Load Data / Store Results 14