Entwicklung einer parametrierbaren Steuer-Prozessor-Einheit für den Einsatz in Mixed-Signal ASICs

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1 Fakultät Informatik, Institut für Technische Informatik, Professur VLSI-Entwurfssysteme, Diagnostik und Architektur Entwicklung einer parametrierbaren Steuer-Prozessor-Einheit für den Einsatz in Mixed-Signal ASICs Diplomverteidigung Stephan Richter Dresden,

2 Gliederung Einführung 2 Prozessorsystem Architektur Befehlssatz Scheduling Wake-Up 3 Realisierungen 4 Verifikationsmethoden 5 Leistungsaufnahme 6 Zusammenfassung Diplomverteidigung: Steuer-Prozessor-Einheit Folie 2 von 2

3 Einführung - Anforderungen, Einsatzgebiet Einsatzgebiet: Automobilsektor Motorsteuerung Bus-Controller (LIN, CAN, SPI) Einparkhilfe (Park-distance-control) Fensterheber Frei parametrierbare Hardware Energie- und flächeneffiziente Architektur Quelle: Autonews, Diplomverteidigung: Steuer-Prozessor-Einheit Folie 3 von 2

4 Einführung - Mixed-Signal-Umgebung Ohne Prozessor Mit Prozessor Sensor/ Aktor Analog-Schaltung Sensor/ Aktor Analog-Schaltung Mixed-Signal-Umgebung Sensor/ Aktor ADC/ PLL/ Verstärker/ Filter/ Regler SPI Steuerung RAM 00FF Datenbus ADC Steuerung Globale FSM 00FF Digital-Schaltung Mixed-Signal-Umgebung Sensor/ Aktor SPI Interface ADC Interface ADC/ PLL/ Verstärker/ Filter/ Regler Datenbus Digital-Schaltung RAM MuTEC (µc) SPI, JTAG, UART... JTAG 80FF JTAG Interface ROM MuTEC: Multi-Threaded-Embedded-Controller Diplomverteidigung: Steuer-Prozessor-Einheit Folie 4 von 2

5 Einführung - Motivation Wozu ein neuer Prozessor? Komplexität verfügbarer (Multi-Threading-) Prozessoren zu hoch, Integration zu aufwendig und kostenintensiv Geschwindigkeit nicht maßgebend Echtzeitfähigkeit und Parallelität Energie und Flächeneffizienz Große Bandbreite an Anwendungen Eigener Befehlssatz Parametrierbarkeit Diplomverteidigung: Steuer-Prozessor-Einheit Folie 5 von 2

6 Einführung - Hardwareseitiges Multithreading Thread EU EU2 EU3 Thread 2 EU EU2 EU3 Block Multithreading EU EU2 EU3 Fine-grained Multithreading EU EU2 EU3 Simultaneous Multithreading EU EU2 EU3 MuTEC EU 0 Zeit EU : Execution Unit EU von Thread belegt EU von Thread2 belegt EU im Leerlauf Diplomverteidigung: Steuer-Prozessor-Einheit Folie 6 von 2

7 2 Prozessorsystem Architektur, Parameter Anzahl der Threads N Programm Counter -Breite P Busdatenbreite B Adressbreite A WakeUp(N) Befehl(6) Befehlsadresse(P) Round Robin Scheduler select(n) Speicheradresse(A) Lesedaten(B) Befehlsspeicher Datenspeicher RAM N Statusregister Schreibdaten(B) Steuerwerk Steuersignale N PCs N Stacks N GPR R-Bit (N:) MUX RegA(R) RegB(R) Mux a Bus MUX ALU Mux b mode enable RegB(R) Größe eines Stacks Größe eines Registerfiles Registerbreite R Diplomverteidigung: Steuer-Prozessor-Einheit Folie 7 von 2

8 Prozessorsystem Architektur, kritischer Pfad Harvard Architektur Scheduler Kein Pipelining WakeUp(N) Befehl(6) Befehlsadresse(P) Round Robin Scheduler select(n) Speicheradresse(A) Lesedaten(B) Befehlsspeicher Datenspeicher RAM N Statusregister Schreibdaten(B) Steuerwerk Steuersignale N PCs N Stacks N GPR R-Bit (N:) MUX RegA(R) RegB(R) Mux a Bus MUX ALU Mux b mode enable RegB(R) Diplomverteidigung: Steuer-Prozessor-Einheit Folie 8 von 2

9 Scheduler Sprung Einführung» Prozessorsystem» Realisierungen» Verifikationsmethoden» Leistungsaufnahme» Zusammenfassung Prozessorsystem Befehlssatz Funktion ADD, SLL Addieren NOP Keine Operation ADC, ROL SUB Addieren m Carry Subtrahieren CALL JMPR BCZ (Branch) BCNZ BCN BCNN BCC BCNC CALLI JMPI LD_PC RET SET_PRIO CLI SEI Unterprogrammaufruf Relativer Sprung Branch condition zero Branch condition not zero Branch condition negative Branch condition not negative Branch condition carry Branch condition not carry Indirekter Unterprogrammaufruf Indirekter Sprung Load Program Counter Return (von Unterprogramm) Setze eigene Priorität Scheduler aus Scheduler an SBC AND OR XOR CP LD ADDI SUBI CPI NOT CLR SLR ROR LD ID SETBIT CLRBIT CHKBIT Subtrahieren m Carry UND ODER Exklusiv ODER Vergleich Lade Register zu Register Addiere Konstante Subtrahiere Konstante Vergleiche auf Konstante Negation (-Kompl) Löschen Rechts schieben Rechts rotieren Lade Konstante zu Register Setze Bit Lösche Bit Prüfe Bit (Carry) Math./Logische Bitverab. Diplomverteidigung: Steuer-Prozessor-Einheit Folie 9 von 2

10 Scheduler Sprung Einführung» Prozessorsystem» Realisierungen» Verifikationsmethoden» Leistungsaufnahme» Zusammenfassung Prozessorsystem Befehlssatz Codierung ADD, SLL 0000 iaaa aaib bbbb NOP ADC, ROL SUB 000 iaaa aaib bbbb 000 iaaa aaib bbbb CALL JMPR BCZ (Branch) BCNZ BCN BCNN BCC BCNC CALLI JMPI LD_PC 0 dddd dddd dddd 0 vrrr rrrr rrrr v000 rrrr rrrr v00 rrrr rrrr v00 rrrr rrrr v0 rrrr rrrr v00 rrrr rrrr v0 rrrr rrrr b bbbb 00 00b bbbb 00 00b bbbb RET SET_PRIO 0 00pp pppp CLI SEI SBC AND OR XOR CP LD ADDI SUBI CPI NOT CLR SLR ROR LD ID SETBIT CLRBIT CHKBIT 00 iaaa aaib bbbb 000 iaaa aaib bbbb 00 iaaa aaib bbbb 00 iaaa aaib bbbb 0 iaaa aaib bbbb 000 iaaa aaib bbbb 00 dddd ddib bbbb 00 dddd ddib bbbb 0 dddd ddib bbbb 0 00ib bbbb 0 0ib bbbb 0 0ib bbbb 0 ib bbbb 00 00dd dddd dddd 00 0ss ssib bbbb 00 0ss ssib bbbb 00 ss ssib bbbb Math./Logische Bitverab. Diplomverteidigung: Steuer-Prozessor-Einheit Folie 0 von 2

11 Prozessorsystem Scheduling Round Robin Scheduler (Zeitscheibenverfahren) Benötigtes Verhalten: request(n, t) & select(n, t) => select(n, t+) wakeup(t) request, select(t) Round Robin Scheduler select(t+) request left N, t select(n, t + ) select(n, t) select(n, t) request(n, t) (request left (N, t) + ) request left (N, t) request left (N, t) 0, request(n, t) + request(n, t) request left (N, t) = 0 Diplomverteidigung: Steuer-Prozessor-Einheit Folie von 2

12 Prozessorsystem Scheduling Beispiel: 4 Threads mit Prioritäten (5,2,2,) über vier Perioden clk Thread Thread Thread Thread 3 reload Diplomverteidigung: Steuer-Prozessor-Einheit Folie 2 von 2

13 Prozessorsystem Wake-Up Beispiel: Thread 3 wird aufgeweckt clk Thread Thread Thread Thread Wake-Up 3 Diplomverteidigung: Steuer-Prozessor-Einheit Folie 3 von 2

14 3 Realisierungen FPGA 5000 Spartan3 Ressourcenbedarf x8 Bit Register 6x0 Bit Register Th 2Th 4Th 8Th Th 2Th 4Th 8Th Slices Slice Flip-Flops Input LUTs Diplomverteidigung: Steuer-Prozessor-Einheit Folie 4 von 2

15 Realisierungen ELMOS 0,35µ-Standardzellen Place & Route für 8 Konfigurationen: N:, 2, 4, 8 Threads Mit und ohne Clock-Gating Weitere Parameter: R: 8x8 Bit Register / Thread 2 Stackeinträge / Thread P: 2 Bit PC B: 8 Bit Datenbus A: 8 Bit Adressbreite N=2, P=2, B=8, R=8, A=8, Diplomverteidigung: Steuer-Prozessor-Einheit Folie 5 von 2

16 Gatter ( Gate = 57µm²) Einführung» Prozessorsystem» Realisierungen» Verifikationsmethoden» Leistungsaufnahme» Zusammenfassung Realisierungen ELMOS 0,35µ-Standardzellen Integrationsgrad des MuTECs Bus Mux Steuerwerk ALU Scheduler Stack PC GPR MuTEC Thread Threads Threads Threads Diplomverteidigung: Steuer-Prozessor-Einheit Folie 6 von 2

17 4 Verifikationsmethoden. Verifizierung einzelner Komponenten (97,% Abdeckung) 2. Simulation von selbst-testenden-c-programmen (links) 3. FPGA-Validierung mit ADC-Steuerung MuTEC (Spartan 3) ADC void main(){ result = mul_c(6,6); } if ((256)!= result) return; // Fehler if (256 > result) return; // Fehler if (256 < result) return; // Fehler if (255 >= result) return; // Fehler if (257 <= result) return; // Fehler return; // Programmende Diplomverteidigung: Steuer-Prozessor-Einheit Folie 7 von 2

18 Verifikationsmethoden Kompilierung int main(){ }//#thread.c int main(){ }//#thread2.c int main(){ }//#thread3.c int main(){ }//#thread4.c Einsprungadressen Compiler Start Th. Start Th.2 Start Th.3 Start Th.4 Thread Thread2 Thread3 Thread4 Call #; Call #2; Call #3; Call #4; #:ASM; ASM; ASM; ASM; ASM; ASM; ASM; ASM; ASM; NOP; #2:ASM2; ASM2; ASM2; ASM2; #3:ASM3; ASM3; #4:ASM4; ASM4; Diplomverteidigung: Steuer-Prozessor-Einheit Folie 8 von 2

19 5 Leistungsaufnahme P / mw Ohne Gating Mit Gating normierte Abschätzung Pv V DD = 3,6V I DD = 9µA MHz 000 Gatter Threads P v N Gate V DD I DD f clk 000Gates MHz Diplomverteidigung: Steuer-Prozessor-Einheit Folie 9 von 2

20 6 Zusammenfassung Ergebnisse Funktionstüchtige Validierungsumgebung auf einem Spartan 3 FPGA mit maximal 3 MHz 0,35µm CMOS-Standardzellen Realisierung bis 8 MHz Normierte Stromaufnahme bei 3,6V: I DD = 9µA MHz 000 Gatter Ausblick Befehlssatzerweiterung Optimierungen (kritischer Pfad und Flächenbedarf) Compileroptimierung Praxisnahe Realisierungen: Glühkerzensteuerung DC-Motoransteuerung Diplomverteidigung: Steuer-Prozessor-Einheit Folie 20 von 2

21 Vielen Dank für die Aufmerksamkeit! Diplomverteidigung: Steuer-Prozessor-Einheit Folie 2 von 2