Halbleiterphysik und Anwendungen Teil 10: Speicherbauelemente Prof. Dr. Sven Ingebrandt Fachhochschule Kaiserslautern - Standort Zweibrücken www.hs-kl.de Vorlesungsplanung Grün: Termine, die ausfallen Rot: Ersatztermine 2 1
Inhaltsverzeichnis: Kristallstruktur von Festkörpern Reziprokes Gitter und Röntgenbeugung Leitfähigkeit in Halbleitern Quantenmechanische Prinzipien Quantentheorie des Halbleiters Energiebänder und verbotene Zonen Kronig-Penney Modell Optische Übergänge in Halbleitern (Exzitonen, Absorption, Rekombination) Optische Bauelemente Heterostrukturen Jenseits von CMOS Speicherbauelemente Quantenbauelemente 3 Teil 10: Speicherbauelemente Elektronik-Praktikum Vorlesung, Alex Treiber Uni Wien 4 2
10.1 Halbleiterspeicher 5 10.2 N-Kanal MOSFET (nmos) Patent: Julius Lilienfeld 1926, Fertigung erst ab 1960 möglich N-dotierte Inseln in p-dotiertem Substrat Source und Drain sind nach aussen geführt Bulk-Anschluss (Substrat) meist intern mit Source verbunden Gate (Aluminium oder Polysilizium) ist durch Silizium-Oxid Schicht isoliert Zellengrösse: ca. 4 F 2 (F minimum Featuresize, minimale Strukturgrösse) 6 3
10.2 N-Kanal MOSFET (nmos) PN-Übergänge sind hochohmig Drain-Source Strecke sperrt Selbstsperrender MOSFET (es gibt auch selbstleitende) 7 10.2 N-Kanal MOSFET (nmos) Positive Gate-Source Spannung erzeugt leitenden Drain-Source Kanal Gate-Source Spannung steuert Leitfähigkeit Isolator Es fliesst kein Strom über das Gate Leistungslose Steuerung des Kanals 8 4
10.3 CMOS CMOS = Complementary Metal Oxide Semiconductor 9 10.3 CMOS-Gatter Beispiel: CMOS-Inverter Nur Transistoren hohe Integrationsdichte möglich Ein Transistor sperrt immer extrem niedriger Stromverbrauch ( pa) Extrem hoher Eingangswiderstand ( TW) 10 5
10.3 DRAM (I) DRAM: Dynamic RAM Kondensator speichert logischen Zustand C = 0.1 pf 1 pf (je nach Integrationsdichte) Wordline: zur Adressierung der Zelle Bitline: zum Schreiben / Lesen des Zustandes 11 10.3 DRAM (II) Write: Bitleitung wird auf 1 bzw. 0 gesetzt Zelle mit Wordline = 1 adressieren Kondensator wird über Data-Leitung geladen bzw. entladen Wordline auf 0 Transistor sperrt C speichert die Ladung 12 6
10.3 DRAM (III) Read: Data-Leitung auf U/2 aufladen (pre-charge) Zelle mit Wordline = 1 adressieren Spannung an Bit-Line ändert sich Nach jedem Read ist ein Write notwendig Anmerkung: Verwendet wird hier die Kapazität der Bitleitung selbst 13 10.3 DRAM (IV) Vorteile: Wenige Bauteile pro Zelle Zellengrösse ca. 6 F 2 Hohe Integrationsdichte Nachteile: Nach jedem Read ist ein Write notwendig Kondensator entlädt sich über Leckströme Permanenter Refresh (ms) durch RAM-Controller notwendig! Anwendung: Ideal für billige Massenspeicher, z.b. PC Arbeitsspeicher ( DDR-SDRAM, Double-Data- Rate Synchronous DRAM) 14 7
10.3 SRAM (Static-RAM) (I) Basisschaltung: Bistabile Kippstufe = RS-Flipflop 15 10.3 SRAM (Static-RAM) (II) Besser: MOSFETs statt Bipolar-Transistoren niedrigere Leistungsaufnahme 16 8
10.3 SRAM (Static-RAM) (III) Noch besser: CMOS (p-kanal und n-kanal) keine Widerstände, einfach integrierbar noch geringere Leistungsaufnahme (ein Transistor sperrt immer) 17 10.3 SRAM (Static-RAM) (IV) Komplette SRAM-Zelle: CMOS-Flipflop + Adressierungsleitungen Standby: WL = Low, BL = Low, /BL = Low Flipflop ist von der Umgebung entkoppelt und speichert den Zustand 18 9
10.3 SRAM (Static-RAM) (V) Write (Beispiel: schreibe 0, vorher 1) 1. Setze Bit-Lines: BL = 0, /BL = 1 2. Adressiere Zelle: WL = 1 3. Flipflop kippt in den angelegten Zustand 19 10.3 SRAM (Static-RAM) (VI) Read: 1. Lade BL und /BL (Pre-Charge) 2. Setze WL = 1 3. Speicher-Zustand der Zelle liegt an BL bzw. /BL 20 10
10.4 Speicher-Adressierung Schema für ein n x 4-Bit SRAM Array Typische Steuerleitung: Read/Write, Output Enable, Clock, 21 10.4 Speicher-Adressierung Sicht von aussen (gilt allgemein, ausser NAND-Flash): Jede n-bit Zelle (z.b. 8, 16, 32 Bit) wird über eine Adresse angesprochen Lesen / Schreiben: gesamte n-bit Zelle Adresse und Daten können seriell oder parallel übertragen werden (Parallel ist wesentlich schneller!) 22 11
10.5 SRAM vs. DRAM 23 10.6 Flash-Speicher (I) USB-Sticks 24 12
10.6 Flash-Speicher (II) USB-Sticks 25 10.6 Flash-Speicher (III) Flash-EEPROM (Electrical Erasable Programmable ROM) Basiert auf n-kanal MOSFET Vollständig isoliertes Floating Gate zwischen Gate und Kanal-Zone Flash-Speicherzelle 26 13
10.6 Flash-Speicher (IV) Keine Ladung am Floating-Gate: Transistor leitet bei positiver Gate-Source Spannung 1-Zustand Negative Ladung am Floating-Gate kompensiert Gate-Source Spannung Kanal kann sich nicht ausbilden Transistor sperrt 0-Zustand Floating Gate ist vollständig isoliert Zustand bleibt auch ohne Versorgungsspannung gespeichert 27 10.6 Flash-Speicher (V) Program: schreibe Ladung Floating gate ist isoliert Einzige Möglichkeit: Tunneleffekt (Fowler-Nordheim Tunneling) Elektronen werden durch Isolator getunnelt ( Hot electron injection ) 28 14
10.6 Flash-Speicher (VI) Erase: lösche Ladung Starkes Feld zwischen Gate (negativ) und Source (positiv) Elektronen tunneln in Source zurück 29 10.6 Flash-Speicher (VI) NAND vs. NOR (nächste Folie) MLC Multi-Level-Cell 4 versch. Ladungs- Zustände pro Zelle 2 Bit pro Zelle Screenshot von www.guenstiger.de 30 15
10.6 Flash-Speicher (VII) NAND vs. NOR NAND Hohe Integrationsdichte (4 F 2, effektiv 2 F 2 bei MLC) Komplizierte, sequentielle Ansteuerung Ideal für Speicherung zusammenhängender Daten (Festplattenersatz) 10x öfters löschbar als NOR (100.000 1.000.000) NOR Einfache, byte-weise Ansteuerung Niedrige Dichte (Zelle ca. 10F 2 ) Optimal für kleine Speicher (MB) 31 10.6 Flash-Speicher (VIII) NAND, NOR, EEPROM EEPROM: jedes Byte ist einzeln lösch- programmier- und lesbar (engl. Abk. für electrically erasable programmable read-only memory) Flash: o Nur komplette Blöcke sind löschbar o NAND: nur gruppenweise les- und schreibbar o NOR: wahlfrei les- und schreibbar 32 16
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