1 Grundlagen Digitaltechnik und Boolesche Algebra

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1 Zahlendarstellungen Boolesche Logik Elementare digitale Grundschaltungen Digitale Speicherschaltungen und grundlegende Speicherarchitekturen WS 2015/16, Folie 1

2 1.1 Zahlendarstellung Darstellung einer Zahl d mit einer Länge von N Ziffern zur Basis B fürs Binärsystem gilt B = 2 Beispiel: s. Tafel b i d 0,1,.., B 1 N 1 i 0 b i B i WS 2015/16, Folie 2

3 1.1 Zahlendarstellung Zahlenkonvertierung Binär Dezimal Trivial (s. vorheriges Beispiel) Dezimal Binär Ausnutzen des Horner-Schemas d (...(((( bn 2 bn 1) 2) bn 2) 2)... b0 ) Sukzessive Division durch 2 Rest der Division ergibt die gesuchte Ziffer Mit verbleibendem Quotienten Division fortsetzen bis dieser 0 wird Beispiel: s. Tafel WS 2015/16, Folie 3

4 1.1 Zahlendarstellung Zahlenkonvertierung reziproker Zahlen Binär Dezimal Analog wie vorher Dezimal Binär Trennen in Vorkomma-Anteil und Nachkomma-Anteil Getrennt konvertieren Bei Nachkomma-Anteil umgekehrtes Horner-Schema anwenden Teilergebnisse zusammensetzen Beispiel: Tafel b 0,1,.., B 1, i d N i M b i B i WS 2015/16, Folie 4

5 1.2 Boolesche Algebra Gründe für den Erfolg des Digitalsystems Zuverlässigkeit Mit Boolescher Algebra stand Mittel zur formalen Beschreibung zur Verfügung Boolesche Funktionen f I {0, 1} f : I n I m Logische Grundfunktionen UND (AND), ODER (OR), Exklusiv-Oder (EXOR), Negation (NOT) NAND und NOR Wahrheitstabellen s. Tafel WS 2015/16, Folie 5

6 1.2 Boolesche Algebra Wichtige Boolesche Funktionen 1 Bit-Halbaddierer HA I 2 2 { 0, 1} HA: I I A B S C WS 2015/16, Folie 6

7 1.2 Boolesche Algebra 1 Bit-Vollladdierer FA I 3 2 { 0, 1} FA : I I A B Cin S Cout WS 2015/16, Folie 7

8 1.2 Boolesche Algebra Aufbau eines seriellen Addierers aus Volladdierer und Schieberegister S. Tafel Addieren das eine, Subtrahieren das andere Eine Möglichkeit: einen 1-Bit Subtrahierer schaffen Andere Möglichkeit: Subtraktion auf Addition zurückführen durch Komplementbildung Tatsächlich die gebräuchliche Variante Komplement einer Binärzahl B? B B Einer-Komplement (1er-Komplement) Zweier-Komplement (2er-Komplement) WS 2015/16, Folie 8

9 1.2 Boolesche Algebra 1er-Komplement Bilden einfach durch Bit-Invertieren B Entspricht der Operation ( bn 1... b0 ) B1 ( bn 1... b0 ) B 1 N (2 1) B Was wird nun gerechnet? N A B A B A (2 1) 1 B Ergebnis somit um 2 N -1 zu groß eventuellen 1-Überlauf zur niederwertigsten Stelle der Summe addieren, entspricht der Operation (-2 N +1) Tritt kein Überlauf auf, Ergebnis ist negativ und bereits in Komplementdarstellung gegeben Beispiel: s. Tafel WS 2015/16, Folie 9

10 1.2 Boolesche Algebra 2er-Komplement Bilden durch Bit-Invertieren plus Addieren einer 1 Entspricht der Operation B ( bn... b0 ) B2 ( bn 1... b0 ) 1 B 2 2 N B 1 Was wird nun gerechnet? A B A B A 2 2 N B Ergebnis somit um 2 N zu groß eventuellen 1-Überlauf ignorieren, entspricht der Operation -2 N Tritt kein Überlauf, Ergebnis ist negativ und bereits in Komplementdarstellung gegeben Beispiel: s. Tafel WS 2015/16, Folie 10

11 1.2 Boolesche Algebra Vorteil / Nachteil 1er- / 2er-Komplement 1er Komplement Komplementbildung einfacher Nachverarbeitung notwendig 2er Komplement Komplementbildung komplexer Nachverarbeitung trivial Einsatz in parallelen (Ripple-Carry-Addierer) Parallel hinsichtlich der Eingabe der Eingangsoperanden Beispiel: s. Tafel und HADES-Demo Was ist besser in diesem Addierer? 1er- oder 2er-Komplement? WS 2015/16, Folie 11

12 1.3 Elementare digitale Grundschaltungen Wie wird Boolesche Logik technisch realisiert? Basiselement Transistor Heutzutage zumeist der MOSFET-(Metal-Oxide-Feldeffekt-Semiconductor) Transistor Metall fürs Gate (früher) heute: Poly(kristallines) Silizium Oxid SiO 2 für die Isolierschicht Silizium-Halbleitermaterial fürs Substrat Spannungsgesteuerter Schalter Beispiel: n-kanal MOS-Transistor Ladungsträger Elektronen WS 2015/16, Folie 12

13 1.3 Elementare digitale Grundschaltungen P-Substrat mit Bor dotiertes Silizium Überschuss an Defektelektronen (Löcher) Zwei eindiffundierte N-Gebiete Drain und Source dort überwiegen Elektronen Gate-Elektrode zwischen Drain und Source Isolationsschicht zwischen Gate und dem Substrat N-Kanal im Betrieb baut sich unter der Elektrode leitender Kanal auf WS 2015/16, Folie 13

14 1.3 Elementare digitale Grundschaltungen Funktionsweise: Anreicherungstyp Substrat und Source haben gleiches Potential (U SB = 0) U GS < 0: Majoritätsträger werden unter Gate-Elektrode hochgezogen PN-Übergänge entstehen Transistor sperrt U GS > 0: Majoritätsträger werden weggedrückt zunächst entsteht an Ladungsträgern freie Zone ab U th bildet sich durch Injektion von Elektronen an Rändern (Inversionsschicht) ein leitender Kanal aus wirkt entlang Kanal eine Spannung U DS beginnt Strom I DS zu fließen I DS ~ U DS für kleine Spannungen U DS ; linearer Bereich oder Triodenbereich Transistor leitet WS 2015/16, Folie 14

15 1.3 Elementare digitale Grundschaltungen ab bestimmter Spannung U DS ~ U GS - U th passiert Folgendes U DS beeinflusst Spannung entlang Kanal Kanal wird im Draingebiet ganz abgeschnürt I DS eigentlich 0 durch Diffusion von Elektronen aus dem Kanalgebiet bleibt Stromfluss jedoch aufrecht, nimmt aber nicht mehr zu; Sättigungsbereich I DS U GS U DS WS 2015/16, Folie 15

16 1.3 Elementare digitale Grundschaltungen Schaltverhalten n-kanal Transistor Analyse von Schaltungen Transferverhalten U in U out entscheidend per Definition: Source beim n-kanal Transistor dort wo negativeres Potential gegeben Verhalten beim Entladen: Ausgangssituation: U out = U D = H U S = L U G = H Es gilt: U DS U H U L U GS U th U S = L Transistor zu Beginn im Sättigungsbereich Kapazität wird entladen U D ; irgendwann gilt: U DS < U GS - U th Transistor geht in linearen Bereich über am Ende: U D = L Kapazität vollständig entladen U In WS 2015/16, Folie 16 U G C U = H D U Out

17 1.3 Elementare digitale Grundschaltungen Verhalten beim Aufladen: Ausgangssituation (Drain und Source wechseln) U out = U S = L U D = H U G = H andere Situation wie vorher Transistor zu Beginn in Sättigung (wie vorher) jedoch: Kondensator wird aufgeladen U out und damit U S wird ständig größer (vorher U S ständig konstant) Folge: U GS sinkt im gleichem Maß wie U DS es gilt ständig U DS > U GS - U th Transistor laufend in Sättigung U GS sinkt unter U th Aufladevorgang beendet; U out = U H - U th Kondensator lädt sich nicht vollständig auf weiterer Nachteil: Aufladen dauert länger als Entladen U In WS 2015/16, Folie 17 U G U = H D C U S = L U Out

18 1.3 Elementare digitale Grundschaltungen Lösung des Problems: p-kanal Transistor verhält sich weitgehend invers zum n-kanal Transistor d.h. Probleme beim Aufladen existieren beim Entladen daher Kombination mit n-kanal Transistor CMOS-Technik Beispiel: CMOS-Transistor nur Stromfluss beim Schalten voller Hub am Ausgang Anstiegs-/Abfallzeiten gleich Ausgang in Vdd out Eingang Betriebsspannung B G G S D D S B n+ p+ p+ n+ n+ p+ Masse n-wanne WS 2015/16, Folie 18 p-substrat

19 1.3 Elementare digitale Grundschaltungen Zusammenfassung p-kanal- / n-kanal-transistor D S Wichtige Eigenschaft: Transistorlänge L 2002: L=130nm 2003: L=90nm 2005: L=65nm? WS 2015/16, Folie 19

20 1.3 Elementare digitale Grundschaltungen Forts. Zusammenfassung p-kanal- / n-kanal-transistor NFET oder N-Transistor Schalter an, wenn Gate = H Leitet gut L-Pegel, d.h. logische 0 Leitet schlecht H-Pegel, d.h. logische 1 "pull-down" Bauelement OFF when gate=l H L L L ON when gate=h L H L L PFET oder P-Transistor Schalter an, wenn Gate = L Leitet gut H-Pegel, d.h. logische 1 Leitet schlecht L-Pegel, d.h. logische 0 "pull-up" Bauelement OFF when gate=l H L H ON when gate=h H L H WS 2015/16, Folie 20

21 1.3 Elementare digitale Grundschaltungen Warum CMOS? genereller Ansatz beim Entwurf von CMOS-Logik komplementäre Transistor-Netze Pull-Up: P-Transistoren Pull-Down: N Transistoren Stromfluss nur beim Umschalten VDD Pullup Network (p-transistors) VDD Inputs Out In Out Pulldown Network (n-transistors) Gnd Gnd Inverter WS 2015/16, Folie 21

22 1.3 Elementare digitale Grundschaltungen Gatterlogik Umsetzung der Schalterlogik in statische Gatterlogik anstelle von Variablen werden 1 oder 0 durchgeschaltet Schalterlogik: Gatterlogik: x x x x x x3 X 1 X 2 X 3 X 2 X 1 X 3 x 1 x 2 x n 1 p-netz p-netz: f 1(Vdd) f(x) n-netz n-netz: f 0(Gnd) a b a b Vdd + a Ù a Ù p-netz a b b b Lehrstuhl Informatik n-netz 3 - Prof. D. Fey WS 2015/16, Folie 22 0

23 1.3 Elementare digitale Grundschaltungen Analyse durch Simulation SPICE-Netzliste Verwendet: LTSpice WS 2015/16, Folie 23

24 1.3 Elementare digitale Grundschaltungen Analyse CMOS-Inverter WS 2015/16, Folie 24

25 1.3 Elementare digitale Grundschaltungen Analyse NAND-Gatter S. Demo in Vorlesung WS 2015/16, Folie 25

26 1 Basiskomponenten eines Rechners 1.4 Digitale Speicherschaltungen/Speicherarchitekturen (1) Speicherarchitekturen (und Speichertechnologie) Arbeitsspeicher Registerspeicher Flip -Flops Latches RAM / ROM Speicher Architektur Arbeitsspeicher Hintergrundspeicher (in Kap. 2) Magnetische Speicher Optische Speicher WS 2015/16, Folie 26

27 1 Basiskomponenten eines Rechners Registerspeicher (1) Flip-Flops Grundelement Wahrheitstafel RS-Flip-Flop R S Q Q 0 0 Q Q X X WS 2015/16, Folie 27

28 1 Basiskomponenten eines Rechners Registerspeicher (2) RS-Flip-Flop Mit NOR- bzw. mit NAND-Gattern realisierbar RS-Flip-Flop auf Transistorebene Lehrstuhl 0 Informatik Prof. 0 D. Fey WS 2015/16, Folie 28 0

29 1 Basiskomponenten eines Rechners Registerspeicher (3) D-Flip-Flop Pegel-gesteuert durch Taktzustand (1- oder 0-Pegel) Zugehörige Gatterlogik C D Q Q 0 0 Q Q 0 1 Q Q WS 2015/16, Folie 29

30 1 Basiskomponenten eines Rechners Registerspeicher (4) Flanken-gesteuert durch Taktflanke (Übergang C von 1- auf 0-Pegel) WS 2015/16, Folie 30

31 1. Basiskomponenten eines Rechners Arbeitsspeicher RAM/ROM (1) ROM Speicher ROM (read only memory) Nur lesbar nicht schreibbar Realisierbar über PLA (Programmable Logic Array) WS 2015/16, Folie 31

32 1. Basiskomponenten eines Rechners Arbeitsspeicher RAM/ROM (2) Wahrheitstafel für einen ROM-Speicher WS 2015/16, Folie 32

33 1. Basiskomponenten eines Rechners Arbeitsspeicher RAM/ROM (3) Zugehöriger 64-Bit ROM-Speicher WS 2015/16, Folie 33

34 1. Basiskomponenten eines Rechners Arbeitsspeicher RAM/ROM (4) RAM (Random Access Memory) DRAM SRAM Haupt- oder Arbeitsspeicher heute fast immer in DRAM (dynamic RAM) - Technologie Cache und Hochleistungsrechner: SRAM (static RAM) Technologie DRAM-Chips Speichermatrix mit einer oder einigen 1-Bit-Speicherzellen an Knotenpunkten Vorteil: sehr kompakt Nachteil: zerstörendes Lesen; Zeile vom Lese-/Schreibverstärker wieder zurückschreiben WS 2015/16, Folie 34

35 1. Basiskomponenten eines Rechners Arbeitsspeicher RAM/ROM (5) Speicherzelle: Transistor plus Kondensator Adressleitung Bitleitung Adressierung über Zeile und Spalte im Multiplexbetrieb über Zeilenadresse gesamte Zeile in Puffer auslesen über Spaltenadresse Bit oder Bits adressieren aufgrund von Leckströmen etwa alle 8 ms jede Zeile periodisch neu schreiben (refresh) WS 2015/16, Folie 35

36 1. Basiskomponenten eines Rechners Arbeitsspeicher (6) SRAM-Speicherzelle Basiert auf Flip-Flop + ansteuernden Transistoren (M5, M6) dadurch zerstörungsfreies Lesen größer als DRAM-Zelle: 6-8 Transistoren; bis Faktor 15 schneller: ~ Faktor 8 Leistungsverbrauch stark frequenzabhängig, Hohe Frequenz ähnlich leistungshungrig wie DRAM falls SRAM-Zelle nicht umschaltet, sondern nur speichert idle - leistungsarm WS 2015/16, Folie 36

37 1. Basiskomponenten eines Rechners Arbeitsspeicher RAM/ROM (7) Zugriffszeit SRAM Zugriffszeit: unter 0.1 ns möglich i.d.r Zugriffszeit gleich (Takt-)Zykluszeit (höher als 0.1 ns) DRAM Zugriffszeit: 5-7 ns Zykluszeit, Zeit bis nächste Adresse angelegt werden kann (Faktor 5-6 höher) grundlegender Aufbau für größere Wortbreiten parallele Anordnung und Ansteuerung von nebeneinander angeordneten Speicherbausteinen Details s. Kap. 2 WS 2015/16, Folie 37