SRAM-Zelle Lesevorgang 1 im Flipflop gespeichert U DD Bit Bit Wort - Low - Potential - High - Potential 195
SRAM-Zelle Schreibvorgang 1 im Flipflop gespeichert U DD Bit Bit Wort - Low - Potential - High - Potential 196
Einfache SRAM Chip Struktur Eingabepuffer A 0 A 1 A 2 A 3 A 4 A 5 A 6 A 7 A 8 Zeilendecoder 512 512 x 512 Matrix 512 Differenzverstärker I/O Steuersignale Spaltendecoder CS, WE A 9 A 10 A 11A12 A 13 A 14 A 15 A 16 A 17 197
Einfacher Lesevorgang eines SRAMs Adresse Gültige Adresse CS Data In/Out Gültige Daten 198
Einfacher Schreibvorgang eines SRAMs Adresse Gültige Adresse CS WE Data In/Out Gültige Daten 199
256k SRAM Chip Struktur mit vierfacher Busbreite Eingabepuffer A 0 A 1 A 2 A 3 A 4 A 5 A 6 A 7 A 8 Zeilendecoder 512 8 512 x 512 x 4 512 8 Differenzverstärker I/O I/O I/O I/O Spaltendecoder A 9 A 10 A 11A12 A 13A14 A 15A16 A 17 Steuersignale CS, WE 200
Einfacher Lesevorgang eines SRAMs Adresse Gültige Adresse CS Data In/Out Gültige Daten Adresse Gültige Adresse CS OE Data In/Out Gültige Daten 201
Block Diagramm eines synchronen SRAM (Hitachi) Input Register CLK CLK A 0 A 16 Adress Register CLK..... Adress Decoder Speichermatrix 128k x 9(8) SRAM OE CS WE Strobe Register Differenzverstärker Steuersignale Output Register I/O(8) I/O(7) I/O(6) I/O(5) I/O(4) I/O(3) I/O(2) I/O(1) I/O(0) CLK 202
CAM Zelle Ist eine 0 eingespeichert? Bit U DD Bit Wort Match 203
CAM Zelle Ist eine 1 eingespeichert? Bit U DD Bit Wort Match 204
DRAM-Zelle schreiben Aufladen des Kondensators Wort Bit C 205
DRAM-Zelle lesen 1 ist gespeichert Wort Bit C 206
Blockdiagramm eines DRAM Chips Input Output & Takt Puffer Kontrolle Decoder Verstärke r Zähler Puffer Takt Decoder Speichermatrix 207
Blockdiagramm eines DRAM Chips..... Auffrischungszähler 8192 A 10 Zeilenadressenpuffer 2048... Zeilendecoder Speichermatrix (2048 x 2048 x 4) RAS Takt Generator 208
Blockdiagramm eines DRAM Chips Input Output & Takt Puffer Kontrolle Decoder Verstärker Zähler Puffer Decoder Speichermatrix Takt 209
Blockdiagramm eines DRAM Chips D 1 D 2 D 3 D 4 W & Input Datenpuffer Output Datenpuffer CAS Takt Generator A 0..... Spaltenadressenpuffer Auffrischungskontrolle Spaltendecoder Leseverstärker I/O 8192..... 210
Einfacher DRAM Lesezyklus RAS CAS Adressen Zeilenadresse Spaltenadresse WE Data Out hochohmig gültige Daten 211
Einfacher DRAM Schreibzyklus RAS CAS Adressen Zeilenadresse Spaltenadress e WE Data Out hochohmig Data In gültige Daten 212
Kombinierter DRAM Lese-/Schreibzyklus RAS CAS Adressen Zeilenadresse Spaltenadress e WE Data Out hochohmig gültige Daten Data In gültige Daten 213
Prozessor und DRAM Geschwindigkeitsentwicklung 3000 Prozessor DRAM Page DRAM Random 2000 DRAM DDR Geschwindigkeit (MHz) 1000 400 350 300 250 200 150 100 50 0 1990 1991 1992 1993 1994 1995 1996 1997 1998 1999 2000 2001 2002 Jahr 214
Page Modus Lesezyklus RAS ~ CAS ~ Adressen Zeile 1. Spalte 2. Spalte 3. Spalte n. Spalte ~ WE ~ Data Out 1. Bit 2. Bit 3. Bit n. Bit ~ 215
Vergleich zwischen FPM und EDO RAS CAS Adressen Zeile Spalte 1 Spalte 2 Spalte 3 Spalte 4 Data Out Data 1 Data 2 Data 3 RAS CAS Adressen Zeile Spalte 1 Spalte 2 Spalte 3 Spalte 4 Spalte 5 Data Out Data 1 Data 2 Data 3 Data 4 216
Standard Refresh oder RAS only Refresh RAS ~ CAS ~ Adressen Zeile a Zeile b ~ Zeile n 217
Hidden Refresh RAS ~ CAS Adressen W Data Out 218
CAS before RAS Refresh (Concurrent Refresh) RAS CAS 219
Asynchroner DRAM im Burst Modus Zugriffszeit 60 ns RAS CAS Adressen z s Data Out 220
Synchroner DRAM im Burst Modus 10 ns Clock RAS CAS Adressen z s Data Out Zugriffszeit 60 ns 221
3-stufige Pipeline für den Spaltenadress-Ausgabepfad CLK 1 CLK 2 CLK 3 Adresspuffer Spaltenschalter 222
SDRAM Chip mit mehreren internen Bänken Adressen Kontrollsignalerzeugung 0 N 1 N - 1 N + 1 2N - 1 Bank 0 Bank 1..... Bank N - 1......... Register 0 Register 1 Register N - 1..... N : 1 Multiplexer Daten 223
Aktivierung einer Zeile bei DDR-RAM Quelle: Micron (512MBDDRx4x8x16.pdf) 224
4-facher Lese-Burst bei DDR-RAM Quelle: Micron (512MBDDRx4x8x16.pdf) 225
4-facher Schreib-Burst bei DDR-RAM Quelle: Micron (512MBDDRx4x8x16.pdf) 226
Rambus DRAM.... 0 1023 Zeile 255.... 0 1023 Bank 0 256K x 9 Bit DRAM Speichermatrix.... Bank 1 256K x 9 Bit DRAM Speichermatrix 0.... 1023 Zeile 0 0.... 1023 1K Byte Leseverstärker Latch 1K Byte Leseverstärker Latch Taktschaltungskontrolle Rambus Interface Register Zähler Logik Rambus Kanal 227
Video-RAM Struktur CPU VRAM Bildschirm beliebiger Zugriff serieller Zugriff 228
Video-RAM 0 1 255 W 0 W 1 W 2 W 3 Spaltendecoder A 0 A 7 Adressenpuffer Zeilendecoder 0 255 Lese Verstärker Speichermatrix 256 x 1024 Bits 0 1 2 3 4 5 6 7 1020 1021 1022 1023 Startadresse Datentransfergatter (1024 Bits) DT/OE Datenregister (1024 Bits) Serieller Adresszähler 0 1 255 Serieller Decoder S0 3 S0 2 S0 1 S0 0 229
ROM Versionen NOR Struktur NAND Struktur 230
EPROM Technologie Gate Floating Gate Source Drain 231
ROM Versionen NOR Struktur NAND Struktur 232
Flash Schreibvorgang NOR NAND 233
Flash Lesevorgang NOR NAND 234
Flash Löschvorgang NOR NAND 235
FRAM Technologie Bit Line Drive Line Kapazität PZT Source Word Line Gate Drain 236
MRAM Technologie Nordpol Bitlinie Magnetfeld frei magnetisierbar Richtung der ferromagnetische n Domänen permanent magnetisiert Ferromagnetisch e Domäne Südpol Magnetfeld Wortlinie 237
OUM Technologie Programmierbarer Bereich (polykristallin oder amorph) Chalcogenide-Legierung Resistiv e Heater pn-diode p+ n p- 238
Festplatte mit mehreren Oberflächen 239
Spuren auf einer Festplatte 240
Sektorstruktur Sektorenkennung Daten Sektorbeginn Sektorende 241
Daten der Maxtor Atlas 15K Kapazität Interface Datentransferrate (extern) Track-to-Track Suchzeit Durchschnittliche Suchzeit Maximale Suchzeit Durchschnittliche Latenzzeit Umdrehungszahl Plattenanzahl Schreib/Leseköpfe 73,4 GByte Ultra 320 SCSI 100 MByte/sec. 0,3 msec. 3,2 msec. 8 msec. 2,00 msec. 15.000 RPM 4 8 242
Schema des Schreibvorgangs Schreibkopf Medium Flughöhe: 50-200 nm Kopföffnung 243
Schreibstrom und Magnetisierung Spur s Schreibstrom im Kopf t +A -A 244
Magnetisierung und Lesestrom Spur s Vorschwinger Lesestrom Nachschwinger t 245
Lesevorgang 246
Optische Speicher Groove Land Pits 256
technische universität Wobbled Groove 257
Phasenwechsel Technologie Schreiblaser 260
Phasenwechseltechnologie Übergang amorph Schmelztemperatur kritische Temperatur teilweise kristallin Übergang kristallin keine messbaren Veränderungen 1 ns 1 s 1 ms 1 s Abkühlzeit 261
Kapazitätserhöhung durch bessere Technologie CD DVD Blu-Ray Wellenläng e 780 nm (infrarot) 650 und 635 nm (rot) 405 nm (blau) Numerische Apertur 0,45 0,60 0,85 262
DVD mit zwei Informationsschichten Reflexionsschicht Substrat 1 0,6 mm 0,6 mm halbreflektierende Schicht Laserfokussierung Schicht 1 Laserfokussierung Schicht 2 Substrat 2 263
Spuranordnung bei Festplatte und CD Festplatte CD 264
Pulse Position Modulation (PPM) Code 1 0 0 1 0 0 0 0 0 1 0 0 Pits 0 Volt 265
Pulse Width Modulation (PWM) Code 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 Pits 0 Volt 266
Verschiedene Modulationscodierungen d k Bits/L min Coderate DC max MFM 1 3 1 0,5 33% 3 1 7 1,333 0,667 56% IBM (2, 1) 2 7 1,500 0,500 40% EFM 2 10 1,412 0,471 0% 267
DVD-Varianten Stand: Oktober 2005 268
DVD-Varianten schem. Darstellung DVD-RAM DVD-RW DVD+RW 269