ISIT Technologietag 3. März 2010 Echte Integration zwischen Flying Prober ATE und BS Tester Seica Flying Prober Welt
Boundary Scan? Was ist das? Wozu wird es eingesetzt? Ein Beispiel einer kompletten Integration in eine ATE Testplattform
Boundary Scan? -Ursprünglich entwickelt um Testingenieuren zu helfen bei immer komplexer werdenden Boards mit immer geringeren Testzugriff (5000 bis 8000 Testpunkte) -War viele Jahre unbeachtet, da wenige BS-fähige Chipsätze vorhanden -Plötzlich von Entwicklern entdeckt da der physikalische Zugriff auf Boards immer geringer wurde und In-System Programming (ISP) relevant wurde -Vertikale Integration von Design-Test wurde ein Schlüsselproblem ATE BS Tester
Board Testingenieure sahen ein Dilemma: -General Purpose ATE bieten nicht mehr als die Basis Boundary Scan Tests -Dedizierte BS Tester sind inadequat um alle Test- aspekte abzudecken -BS Auswahl sollte mit den verwendeten Werkzeugen der Entwickler zusammenlaufen -Zwei Teststufen (ICT + BS) können un-economisch sein und nicht alle Testanforderungen abdecken -Einbindung von BS fremden Hw/Sw Werkzeugen an konventionellen ATE leiden unter Limitierungen
Was bietet Boundary Scan? Anwendungsbereiche Prozessfehler Testing Basic Tests FunktionsfehlerTesting Extended Tests Contact Test Opens/Short Tests Power-off Analogue Tests Power-off Vectorless Tests Structure Tests B.S. Interconnect Tests Power-on Analogue Tests Digital I/O Function Tests B.S. Cluster Tests Memory Tests Bus Emulation Tests Mixed-mode Function Tests Self-Tests In-System Programming (ISP)
Die JTAG Netze Typ I Netz (rein JTAG): Typ II Netz (mind. 2 JTAG Pins): Typ III Netz (nur 1 JTAG Pin): Typ IV Netz (kein JTAG Pin): Häufigster Typ Typ V Netz: Typ VI Netz: VCC GND
ATE Control Basic Boundary Scan Tests mit einem ATE SD-RAM up PLD Flash Memory Structure Test Interconnect Test ATE hat volle Kontrolle an BS und I/O Pfaden
ATE Control Erweiterte Boundary Scan Tests mit ATE + BS Controller F 4 0 F 4 0 Cluster Test Memory Test SD-RAM up F 4 0 Flash Memory P O D In System Programming PLD In System Programming B.S. Ext Control Zwei Controller für I/O und BS Pfade...
Was bietet die komplette Integration von BS in Flying Prober ATE Tester Mehr?
Limitierungen werden beseitigt!
Kunden mit Flying Probern fragen kontinuierlich nach mehr Leistung: um die Testabdeckung zu maximieren um die Prüflingsmanipulation zu minimieren haben keine Testpunkte auf den neuen Baugruppentechnologien möchte die Anforderungen on den Bediener reduzieren Das alles bei einer Reduzierung der Programmierzeit!
Dank der ständigen Verbesserungen sind die Seica Flying Probe Tester heute eine echte Testplattform, die mehrere Lösungen anbieten um elektronische Baugruppen zu testen, in der Produktion und/oder im Reparaturumfeld
Power ON AOI Power OFF Functional PCB FNODE Thermal Force Low (overdrive) DES RPS V C C Continuity IC Vectorless (JSCAN, AUTIC, OPENFIX) PWMON GND VCC GUARD Detect High Z1 Zx Z2 Incircuit
Der übliche JTAG Test Stimulus in Inter Connection Test Net 1 001 011 010 011 100 Net 2 Net 3 Net 4 011 011 111 Suspect short wires Shall we suspect this wire as well? Stuck at 1 or open Stimulus out Die Fehler werden detektiert, aber die Diagnostik muss angepasst werden, da nicht klar ist auf welcher Seite
JTAG Testlimitierungen Beispiel 1: JTAG Chip U2 Board edge connector Üblicher JTAG Steckertest : Findet keine OPENs an Netzen zum Stecker Fehlerabdeckung ist limitiert! DEM REPARATEUR FEHLEN DATEN
JTAG Testlimitierungen BS Chip BS Chip I/O? BS Chip Beispiel 2: un-getriebene Eingänge Alle Ein- und Ausgänge des Klusters für den Funktionstest benötigt, müssen an einem JTAG Pin angeschlossen sein (dies erlaubt ein stabiles Kluster- Verhalten und Diagnostik) Durch anschliessen ungetriebene Eingänge an freie JTAG Pins Durch anschliessen ungetriebene Eingänge an IO Extender
JTAG Open/Stuck Diagnose JTAG device U5 JTAG device U7 Pin 1 Pin 10 Übliche JTAG Tests ergeben: Open an NETZ zwischen U5 / Pin1 und U7 / Pin10 Die 2 Pins Pin1 und Pin10 sind als defekt gekennzeichnet bei Open Aber welche KOMPONENTE ist fehlerhaft? Sollte der Reparateur beide austauschen?
Erweiterte Tests
Erweiterte Tests: Prinzipien Das Prinzip ist, weitere Boundary Scan Zellen auf die Baugruppe zu bringen, um eine bessere Testabdeckung zu erhalten Diese BS Zellen sind in einem I/O Extender (Gehäuse JTAG Tester) verfügbar Diese BS Zellen werden an die benötigten Netze durch den Flying Prober angeschlossen
Verwendung des externen digitalen Edge-Connector I/O Extender BS Chip BS Chip Boundary-Scan Extender (BS Zellen) BS Chip Boundary-Scan Bus Der Interconnect Test wird über den Stecker ermöglicht
Erweiterter JTAG Test Stimulus in Net 1 0 001 0 011 0 010 1 011 1 100 Inter Connection Test Net 2 Net 3 Net 4 0 011 1 011 1 111 Suspect short wires Shall we suspect this wire as well? Stuck at 1 or open NO! Stimulus out Zusätzliche Vectoren erlauben eine komplette Diagnostik!
Erweiterte Tests mit Flying Probes Beispiel 1: JTAG Chip U2 J9 Board edge connector Probes & BS Zellen ERWEITERTE Tests erlaubentests von: OPENS an NETZEN zwischen U2 und J9 Stecker DER ANWENDER DETEKTIERT WEITERE DEFEKTE!
Erweiterter Kluster Test mit Flying Probes BS Chip Probes & BS Zellen Beispiel 2: Un-getriebene Eingänge BS Chip? BS Chip ERWEITERTE Tests ermöglichen den Kluster voll mit JTAG zu Testen durch Ansteuern des letzten Netzes mit einer Flying Probe.
Erweiterte Diagnostik durch Flying Prober
ERWEITERTE DIAGNOSTIK an Open/Stuck JTAG device U5 JTAG device U7 Pin 1 Pin 10 Probes & BS Zellen Erweiterte JTAG Diagnostik ermöglicht: NETZ zwischen U5 / Pin1 und U7 / Pin10 Open an U5 Seite Der Pin10 ist nicht mehr defekt, Pin1 ist links defekt an Open DER ANWENDER WEIS WELCHE KOMPONENTE DEFEKT IST!
Erweiterte Diagnostik Ergeben mehr Details über die Natur der Defekte Erlaubt den Anwender präzise zu erfahren, welche Komponenten defekt sind Erweiterte Diagnostikalgorithmen kann für Short, Open, Stuck At, Pull_Up/Pull_Down und Kluster verwendet werden
Die Hauptprobleme bei der Integration einer BS Lösung in einen Prober sind: 2 unterschiedliche Software laufen zur gleichen Zeit 2 unterschiedliche Hardare laufen zur gleichen Zeit 1 einziges Testprogramm muss entwickelt werden 1 einziger Testreport muss generiert werden Beim Kunden vorhandene BS Werkzeuge sollen verwendet werden Mehrfache Unterstützungskanäle notwendig
Forderung: - Integrierte Lösung an FP um die Leistungsfähigkeit bei analogen Tests und die des BS an digitalen Komponenten zu kombinieren - um die Testabdeckung zu maximieren, - bei einer Reduzierung der Programmierzeit - beseitigen von redundanten Tests
BS ist mehr am Reparaturumfeld orientiert BS Programm wird gleichzeitig mit dem standart Prober Programm generiert BS hat die volle Kontrolle über die Maschine (Mechanik) um auch erweiterte Tests und Diagnostik auszuführen Das GUI ist die Seica VIVA Standard Software
Viele Hersteller am Markt bieten BS Lösungen an (JTAG, Göpel, Corelis, Asset ) Temento Systems wurde ausgewählt um FlyScan an Seica Produkte zu entwickeln, wegen ihrer Flexibilität, Supportstruktur, strategischen Marktpositionierung und Software Architektur
TEMENTO Originallösung Vectorgeneration on the fly ermöglicht komplexe Algorithmen um zusätzliche Vectoren zu generieren, wenn Defekte detektiert werden Sofortige Vectorenverwendung versus Downloading Interpreted versus Compiled 5 Instruktionen versus spezifischer Sprache Progressive und graphische Testentwicklung versus volle Programgeneration Leistungsfähige Scripts für spezielle Anwendungen (Reparatur, Kalibration, ) Einfacher, serieller Bus Protokollkonverter (USB zu JTAG) versus komplexer POD
Das DiaTem Studio Angebot 4 Stationen; eine für jeden Bedarf: Engineering Verify & Debug Industrialisierung Test & Programmgeneration Produktion Test Baugr. in Produktion (batch Mode / individuell) Reparatur Diagnostik & Reparatur defekter Baugruppen Engineering Station Production Station Industrialization Station Repair & Maintenance
Einblick in die DiaTem Integration ICT-Tester Funktions-Tester FLYING PROBER Scripts LabWindows TCL / TK TCOM Visual Basic / VBA => DCOM.dll (C++ to DCOM) DiaTem LabView DCOM DCOM API DiaServer DIATEM SERVER.exe JTAG BUS zu UUT DCOM
Integration mit SEICA
Hauptziele Eine voll integriert Lösung anzubieten Ermöglicht einzelne Eingaben von Daten in die VIVA Umgebung Ermöglicht benutzergetriebene Automatismen Bietet Text-files Austausch zwischen FP und BST um eine Benutzersteuerung zu ermöglichen Bietet Möglichkeiten für zukünftige zusätzliche Algorithmen
Wie FP & BST integrieren? Extra JTAG Zellen um Netze zu treiben (prinzipiell) Flying Probes verbinden neue Zellen auf das UUT JTAG Tester kann Test und Diagnostik erweitern DiaTem und Viva Flexibilität (selbe Philosophie) DCOM API erlaubt eine volle Synchronisation von Testern Zuverlässiges Interface basiert auf Text files Hardware Integration Embedded JTAG Kontroller mit geschirmten Kabeln Embedded IO Extender für 2; 4 und 8 Probes
Software Flow 1 IMPORT CAD & BOM ICT PROGRAM GENERATION EXPORT DATA ICT PROGRAM DEBUG PREPARE JTAG extension IMPORT DATA DATABASE AUTOBUILD BS PROGRAM GENERATION BS PROGRAM build-up ICT OPTIMIZATION EXPORT TESTED NETS TEST
Exportiert Files von VIVA zu DiaTem VIVA generiert folgende Files BSDL files (*.bsdl, *.bsm) Netlist files (edif format) Netlist rules, power (*.nlr, *.pwr) System information file (*.IO) Viva accessible nets file (.exn) VIVA startet DiaTem in GUI Mode
DiaTem Data Base Auto Build DiaTem erscheint in GUI Mode Benutzer Auto Benutzer Auto build die Datenbank oder lädt ein schon gespeichertes Projekt
Boundary Scan Projekt wurde generiert VIP Software Flow
Beispiel: SEICA Demo Board
Software Flow 2 UUT POWER ON WAIT BS PROGRAM DEBUG BS PROGRAM check and Optimization RUN BS PROGRAM MOVE PROBES REQUEST TO MOVE PROBES DEBUG VIP Software Flow UUT POWER OFF RESULT
Initiale automatische Testabdeckung
Abdeckung nach Regeloptimierung
Abdeckung nach erweiterten Tests (w/ Cluster)
Erzeugen eines Testplans DiaTem bietet die Möglichkeit eine komplette Testsequenz zu generieren, inklusive der Interkonnektiontests, Kluster Tests und Bauteilprogrammierung. Diese Testsequenz wird TestPlan genannt.
Exportieren von Files von DiaTem zu VIVA DiaTem bereitet folgende Files Liste von BS getesteten Netzen VIVA erlaubt Anwender vom FP Programm Tests von diesen Netzen zu entfernen (Testoptimierung) VIVA kann BST mit einem einzigen Kommando run test plan starten
Software Flow 3 FNODE (optimized) ANALOG COMPONENTS RUN TEST POWER ON + PWMON (opt) + DIGITAL BS SESSION RUN BS PROGRAM CHECK SCAN, INTERCONNECT CLUSTER + DIAGNOSTICS MOVE PROBES REQUEST TO MOVE PROBES POWER OFF REPORT RESULT
VORTEILE der Integration Erweitert die globale Testabdeckung welche üblicherweise besser ist als die Summe aus JTAG + FP Tests Verbessert die Diagnostik zur leichteren Reparatur Erlaubt eine Reduzierung von Flying Probe Tests zur Testzeit-Optimierung Bietet einzigartiges Arbeitsumfeld
TDI TCK TRST TMS TDO
Die Flying Probes sind wie die Pins einer Boundary Scan Komponente: sie sind auf bypass Mode gesetzt, wenn sie nicht benutzt werden!! Flying probes in bypass (not used) BS component to be tested BS component bypassed Tester UUT
BS Tester Hardware Layout Power Kabel Flying Prober UUT Power Kabel JTAG Kabel JTAG Stecker JTAG Kabel TAP JTAG Kabel Power supplies Kabel I/O Kabel ACL (ATE rack) Glasfaserkabel PC USB Kabel
Eine weitere Testmethode verfügbar Power ON AOI Power OFF Functional PCB FNODE Thermal FlyScan DES RPS Force Low (overdrive) V C C Continuity IC Vectorless (JSCAN, AUTIC, OPENFIX) GUARD PWMON GND VCC Z1 Zx Z2 Incircuit Detect High
Alle 1907 Netze zugreifbar von Unterseite nahezu kein Probe-Zugriff von der Oberseite Zugriff auf der Oberseite limitiert auf Openfix Probe Limitierte Abdeckung an geschirmten QFPs!!!
ICs mit Gehäuse auf GND zeigen sehr niedrige Openfix Messungen (<150 mv), nicht zuverlässig!!!
FNODE ICT (RES,CAP,DIO,etc ) OPENTIC (Openfix + Autic) PWMON up = 6 mm 6 NFZ (no fly zone) sehr hohe Netzabdeckung aber mit unzuverlässigen Openfix Ergebnissen NC nicht getestet VOLLE TESTZEIT = 21 30
2 BS Ketten <100 Netze abgedeckt VOLLE TESTZEIT = < 10
2 BS Ketten Kluster für erweiterte Tests Erweiterte Diagnostik 781 Netze abgedeckt 73 NC Netze an BS Komponenten werden testbar VOLLE TESTZEIT = < 2
Optimierte FNODE ICT Optimierte OPENTIC Optimierte PWMON Erweiterte BS 1980 Netze abgedeckt (verbesserte Abdeckung an QFPs und NC) Steckertest VOLLE TESTZEIT = 12
40% Testzeitreduktion (von 21 30 auf 12 ) Verbesserte Abdeckung an QFPs und NC Netzen Bei Herausnahme des Openfix auf Oberseite wird das M4 FP Programm voll kompatibel mit M2 FP 5 bis 7 Tage für die Programmpreparation und Verifikation Reparaturkostenreduktion
Kunden mit Flying Prober mit FlyScan können: Testabdeckung an BGAs, geschirmen ICs, SMT Steckern, NC Netzen erhöhen Lokalisierung der Defekte verbessern (Reparaturkostenreduktion) Testzeit reduzieren Einfluss von fehlenden Testpunkten minimieren Bedarf an erfahrenen Bedienern reduzieren Generieren nur 1 Testprogramm + 1 Testreport
Seica Flying Prober Welt Danke für Ihre Aufmerksamkeit!