Die Leistungsfähigkeit eines Rechners ist nicht von der CPU allein bestimmt, sondern ganz wesentlich auch von anderen Funktionseinheiten.

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1 7. Boards, Busse, Chipsätze und das Speichersystem beim PC 7.1 Bus-Systeme Die Leistungsfähigkeit eines Rechners ist nicht von der CPU allein bestimmt, sondern ganz wesentlich auch von anderen Funktionseinheiten. Busse sind Leitungsbündel normierter Breite (8, 16, 32, 64 Bit breit ), an die mehrere Baugruppen gemeinsam angeschlossen sind. Damit kann immer nur eine Baugruppe auf den Bus aktiv senden, andere Baugruppen können nur empfangen. Die Koordinierung des Verkehrs auf dem Bus erfolgt durch spezielle Controller-Bausteine, z. B. den Busmaster. Meistens werden Daten-, Adress- und Kontroll-Busse unterschieden. Typische Kontroll-Signale im PC-System sind: - Memory Write: Daten auf dem Daten-Bus werden auf eine adressierte Stelle geschrieben - Memory Read: Daten aus einer adressierten Speicherzelle werden von dort auf den Bus geschrieben - I/O-Write: Daten werden auf einen adressierten I/O-Port geschickt - I/O Read: Daten werden von einem adressierten I/O-Port auf den Bus geschrieben - Transfer ACK: Zeigt an, dass Daten auf den Buss geschrieben oder von dort gelesen wurden - Bus request: Zeigt an, dass ein Modul Zugang zum Bis benötigt - Bus grant: Zeigt an, diesem Modul Zugang zum Bus erteilt worden ist - Interrupt request: Zeigt an, dass ein Interrupt-Signal auf Bearbeitung wartet - Interrupt ACK: Zeigt an, dass der anstehende Interrupts akzeptiert ist und bearbeitet wird - Clock: Wir benötigt, um Operationen zu synchronisieren - Reset: Initialisiert alle Module Quarz Takt 32-Bit- CPU M M U Datenbus Adressbus Systembus- Schnittstelle ext. PC-Bus (EISA) GK- Einheit 1st Level Cache InterneBusse (Systemtakt) Cache / DRAM- Controler 2nd Level Cache DMA-Controller Interrupt-Controller Serielle / parallele Schnittstellen Graphik-Controller Hauptspeicher (DRAMs) Disk-Controller Netzwerk-Karte Controller (Refresh) schneller Systembus (PCI) Abb7.1: PC-Gesamtsystem Wenn ein Modul Daten senden will, muss es sich zuvor den Bus-Zugang besorgen. Das gilt entsprechend auch für den lesenden Zugriff. Den Zugang regelt der Bus-Master oder ein sogenannter Bus-Arbeiter. 1

2 Außerdem unterscheidet man noch zwischen lokalen Bussen, z. B. innerhalb eines PCs, und sogenannten Feld-Bussen. Letztere werden z. B. für den Daten-Austausch zwischen Baugruppen im Auto oder in Gebäuden verwendet. Bei Rechnern und Prozessoren liegen stets lokale Busse vor. (Die Leitungen für die Rechner-Vernetzung, beispielsweise das Ethernet, würde man nicht als Bus bezeichnen, weil man typischerweise mit 2 Leitungen auskommt). Der Aufbau eines PC-Gesamtsystems ist oben dargestellt. Der PC selbst besitzt schon eine Bus- Hierarchie: Im Prozessor existiert ein lokaler Bus, an den möglicherweise auch der Cache angeschlossen ist. Die nächste Ebene stellt der Systembus dar, der z. B. Cache und Hauptspeicher verbindet. Vom Systembus aus existiert in der Regel eine Brücke zu einem Hochgeschwindigkeitsbus (High-Speed- Bus). Diese Bridge wird durch einen Baustein des Chip-Satzes gebildet. Dieser High-Speed-Bus ist z. B. der in PCs zum Standard gewordene PCI-Bus (peripheral components interface bus), an den z. B. Platten-Controller (für SCSI-Laufwerke), Graphik-Karten, Video-Karten und Netzwerk- Karten angeschlossen werden. Davon gibt es einen weiteren Bus-Interface-Baustein zu einem Extension Bus, an den langsamere Komponenten wie Modems, Maus, Keyboard und FAX angeschlossen werden. Die zentrale CPU wird von einem Taktbaustein versorgt, der seinerseits mit einem Quarz stabilisiert ist. Quarze sind mechanisch schwingende Bauelemente. Die Resonanzfrequenz liegt in der Regel bei Frequenzen von ca. 10 MHz bis ca. 50 MHz. Höhere oder niedrigere Frequenzen werden durch Vervielfachung oder durch Teilung abgeleitet. Im Prozessor werden heute Taktraten zwischen ca. 100 MHz und 500 MHz benötigt, die meistens erst im Prozessor selbst aus dem Taktsignal angeleitet werden. Wegen der größeren Abstände auf der CPU-Platine ist dort meistens nur ein Takt von 60 MHz oder 100 MHz möglich, der ggf. direkt oder durch Verdopplung vom Quarz gewonnen werden kann. Die heute auf CPU-Platinen übliche Verdrahtungstechnik ist bei Frequenzen von ca. 100MHz an einer Grenze. Darüber (Ausdehnung der Baugruppe muss klein gegen eine Viertel-Wellenlänge sein, Digitalsignale enthalten Oberwellen!!) sind abgeschirmte Leitungen mit definiertem Wellenwiderstand notwendig. Insbesondere bei breiten Bussen würde der Übergang auf eine HF- Schaltungstechnik die Bau-gruppen wesentlich verteuern. Durch diese Beschränkung in der Schaltgeschwindigkeit ist in konventioneller Technik auch der Geschwindigkeit des Zugriffs der CPU auf den Hauptspeicher und, wenn sich dieser auf der Hauptplatine befindet, auf den Second-Level-Cache begrenzt. Es gibt deshalb durchaus Prozessoren, bei denen der 2nd-Level-Cache ins Gehäuse des Prozessors hinein verlegt wurde und mit dem Takt der CPU betrieben wird (Intel Pentium Pro). Meistens ist der Cache-Controller in die CPU integriert. In Abb. 7.2 ist der Aufbau für einen konventionellen PC (mit einem 486-er Prozessor oder einem Pentium bis 66 MHz Takt) dargestellt. Der PC selbst enthält eine ganze Anzahl von Bussen, die über Brücken-Bausteine miteinander kommunizieren, und die eine bezüglich der Bus-Geschwindigkeit geordnete Hierarchie bilden. 2

3 Prozessor- Kern Pentium Host Bus Steuerleitung Adressleitung Datenleitung SRAM Cache / DRAM Contr. DRAM Dual-Ported Data Buffer PCI local Bus DBX-Steuerleitung Steuerleitung Adressleitung Datenleitung PCEB ESC PCI - Baugruppen (optoional) EISA I / O Bus Steuerleitung Adressleitung Datenleitung Abb. 7.2: Bushierarchie Die schnellsten Busse für Daten und Adressen gibt es in der CPU selbst. An solchen mit dem Prozessor-Takt betriebenen Bussen hängen z. B. auch schnelle Speicher (Caches), wenn diese auf demselben Chip untergebracht sind (z. B. Celeron-Prozessor von Intel). Der schnellste von der CPU nach außen geführte Bus ist der Host-Bus, der auch nicht mit dem CPU-Takt, sondern mit dem schnellsten auf dem jeweiligen Board zulässigen Takt betrieben wird. Auf der obersten Ebene der Bushierarchie arbeiten der CPU-Block, die Gleitkommaeinheit, die Memory-Management-Unit (MMU) und der integrierte (1st Level-) Cache am internen (lokalen) 32-Bit (oder 64 Bit) breiten Bus im Prozessor, der mit dem internen Systemtakt betrieben wird. Der Pentium verwendet intern einen 64 Bit breiten Datenbus. Das Busprotokoll wird von der CPU festgelegt. Der DRAM-Hauptspeicher wird mittels Host-Bus über einen DRAM-Controller, der ggf. auch den externen 2nd Level Cache kontrolliert, verwaltet. Der DRAM/Cache Controller ist ein Element des Chip-Satzes, der auch am mit 66 MHz bis 100 MHz (ausnahmsweise demnächst 133 MHz) getaktetem Host-Bus hängt. Oft ist der Hauptspeicher in Bänke unterteilt, auf die überlappend zugegriffen werden kann. Bei Pentium-Systemen mit 100 MHz und mehr Systemtakt wird die Geschwindigkeit auf den Anschlusspins der CPU untersetzt, so das nur intern die MMU, 1st-Level-Cache und GK-Einheit mit dem vollen Systemtakt arbeiten. Die externen Busse der CPU sind auf einen Takt von höchstens 66 (100) MHz ausgelegt. Graphikcontroller und DMA-Controller für den Hauptspeicherzugriff von und zu Laufwerken und anderen peripheren Bauelementen mit hoher Transferrate können ebenfalls über den Host-Bus angeschlossen werden. Über den Cache/DMA-Controller läuft auch die Anbindung der nächsten Stufe der Bushierarchie, des mit 33 MHz gatakteten PCI (Peripheral Component Interconnect), der ebenfalls 32 Bit breit ist. Hier werden bevorzugt Graphikcontroller angeschlossen, aber zunehmend auch andere schnelle Baugruppen (z. B. schnelle Netzwerkkarten). Controller für Peripheriegeräte wie Festplatten, Floppy-Disk, CD-ROM-Laufwerke, serielle und parallele Schnittstellen für Maus, Tastatur, Drucker und auch für die externe Vernetzung werden meistens über den 16 Bit breiten ISA-Bus oder den 32 Bit breiten EISA-Bus angeschlossen. Beide Busse sind nur mit 8 MHz getaktet. Der EISA-Bus kennt allerdings auch einen Burst-Modus mit 33 MB/s. Der EISA-Bus ist auch für den Betrieb mit mehreren Bus-Master-Bausteinen in Multi- 3

4 Prozessor-Systemen konfigurierbar. Für den Verkehr zwischen PCI-Bus und EISA-Bus gibt es spezielle Bausteine (PCEB= Peripheral Component Exchange Bus) und ESC (external Componet Controller). Auf heutigen PCs finden sich Steckplätze sowohl für den EISA-Bus als auch für den PCI-Bus. Für Multi-Prozessor-System sind spezielle Bussysteme entwickelt worden, z. B. der mit 64 Bit (Daten) / 32 Bit (Adressen) ausgelegte, mit 33 MHz getaktete MPI-Bus (Multiprocessor- Interconnect-Bus). Damit können z. B. vier Pentium-basierte Prozessorkarten, die jeweils einen eigenen Cache haben, auf den gemeinsamen Hauptspeicher zugreifen. Die Busbandbreite beträgt bis zu 267 MBit/s. Für die Administrierung des EISA-Busses ist ein spezieller Bus-Arbeiter-Baustein notwendig. Er verteilt im wesentlichen Zugriffsrechte für den EISA-Bus an angeschlossene Baugruppen. Intelligente Baugruppen sind über jeweils einen Busmaster angeschlossen, also eine intelligente Buszugriffseinheit. Abwechselnd werden DMA-fähige Karten, DRAM-Refreshzyklen, Busmasterzyklen (für weitere intelligent angeschlossene CPUs oder intelligente Peripheriecontroller) und die Host-CPU des Systems. Busmaster können über eine gemeinsame Systemclock synchronisiert werden. Der 4-Gbyte-Adressraum für den EISA-Bus wird von den angeschlossenen Busanliegern gemeinsam genutzt. Jede Karte ist über eine spezielle Zuleitung für die Zugriffsanforderung mit dem Busarbeiter verbunden. Intelligente EISA-Karten (und PCI-Karten) konfigurieren sich selbst und legen z. B. DMA-Kanäle und Interrupt-IDs (Identifikationszahl) für die jeweilige Karte fest. Die EISA-Slots können auch die "alten" ISA-Karten aufnehmen, letztere sind jedoch nicht selbstkonfigurierend. Dann sind Systemfehler und -abstürze vorprogrammiert. Für die Administration des EISA-Busses gibt es bei Intel einen eigenen Chip-Satz: - EISA Bus Controler EBC - Integrated System Peripheral ISP - EISA Bus Buffers EBB - Bus Master Interface Controller BMIC in unterschiedlich leistungsfähigen Ausführungen. Es existieren aber auch unterschiedlich leistungsfähige Bausteinsets anderer Hersteller. Der EBC verbindet das Hostsystem mit dem EISA-Bus. Er übersetzt insbesondere Buszyklen wischen den beiden Busebenen, wozu auch das Einfügen von Wartezyklen gehören kann. Die Controller für die wichtigste Peripherie sind entweder im Chipsatz vorhanden (z. B. IDE- Controller für Laufwerke), es gibt aber auch die Variante, dass spezielle Busse für den externen Datenverkehr an PCI-Slots angeschlossen werden (z. B. SCSI-Bus-Interface). Nicht zu vergessen ist das BIOS-ROM. Für das Startup des Prozessors steht in einem nichtflüchtigen Speicher ein Programm zur Verfügung, das aber nach dem Systemstart in den Hauptspeicher geladen wird. Dort können elementare Voreinstellungen für den Betrieb des Systems durchgeführt werden wie: - Anmelden von Platten und deren Konfiguration bzw. Zugriffsformate - Konfigurierung des Cache - Setzen und Ändern der Interrupt-IDs für die einzelnen Karten. Heutige Motherboards erlauben entweder die Konfigurierung für unterschiedliche Taktraten und unterschiedliche Betriebsspannungen des Prozessors durch steckbare Brücken (Jumpers) oder durch Setzen per Software im BIOS. 4

5 7.2 Speicher-Organisation für High-End-PCs Der Level-1-Cache des Pentium II soll als Beispiel dienen. Die Daten im Cache werden in 128 Sets von jeweils zwei Zeilen ( lines ) organisiert. Logische werden 2 jeweils 4 kbyte große ways gebildet. Jede Zeile (line) ist mit einem Tag und zwei Zustands-Bits versehen. Diese werden zwei sogenannten directories zugeordnet. Jede Zeile ist also einem von zwei Directories zugeordnet. LRU Dir 0 Dir 1 4 kbytes Way 0 4 kbytes Way 1 Bank 0 Bank 1 Bank 0 Bank 1 page state page state 32 Bytes 32 Bytes Physikalische Speicher-Adresse (main memory) Page (tag), 25-bit, 1 of 32 M Line (1von 64) start byte Abb. 7.3: Struktur des Pentium II Daten-Caches Demnach gibt es einen Directory-Eintrag für jede Zeile des Caches. Der Tag enthält die 24 höchstwertigen Bits der Memory-Adresse der Daten, die in der jeweiligen Zeile abgelegt sind. Der Cache-Controller benutzt einen least recenetly used (LRU) Ersetzungsalgorithmus. Ein LRU-Bit ist immer mit einem Set von zwei Zeilen assoziiert. Im Normalfall wird bei Schreibvorgängen auf den Cache der Write-back-Ansatz verwendet, d. h. zurückgeschrieben wird erst bei der nächsten Block-Ersetzung. Optional kann der Prozessor aber auch und sogar dynamisch für ein Write- Through-Verhalten konfiguriert werden. Für die Sicherung der Konsistenz zwischen Cache und Hauptspeicher wird ein sogenanntes MESI- Protokoll verwendet (modified / exclusive/ shared / invalid). Damit sollen insbesondere Multiprozessor-Systeme unterstützt werden. Im Daten-Cache werden dabei zwei Status-Bits pro Tag verwendet: - modified: Die Zeile im Cache wurde modifiziert und unterscheidet sich vom Hauptspeicher - exclusive: Die Zeile wurde nicht geändert und befindet sich an keiner anderen Stelle in einem anderen Cache - shared: Die Zeile im Cache ist dieselbe wie im Hauptspeicher, kann aber in einem anderen Cache auch vorkommen - Invalid: Die Zeile im Cache enthält keine gültigen Daten Im Pentium II wird der interne Cache durch zwei spezielle Bits in Kontroll-Registern beeinflusst, welche als die CD (cache disable) und NW (not write-through) Bits bezeichnet werden. 5

6 Es gibt auch spezielle Pentium II-Befehle bezüglich des Cache: INVD löscht das interne Cache- Memory und gibt ein entsprechendes Steuer-Signal an externen Cache weiter. WBINVD schreibt zunächst den externen Cache zurück und macht ihn dann ungültig, danach wird der externe Cache auf ungültig gesetzt. Die aufwendige Cache-Organisation beim Pentium ist ein Grund dafür, dass die Intel-Prozessoren besser als die Konkurrenz in Mehr-Prozessor-Maschinen laufen. 7.3 Bus Design Busse kann man in 2 verschiedene Typen aufteilen: Dedizierte oder gemultiplexte Busse. Ein dedizierter Bus wird nur für eine spezielle Funktion oder einen Subset physikalischer Komponenten verwendet. Im PC gibt es z. B. spezialisierte Busse nur für Adressen bzw. Daten. In alten Rechner-Implementierungen wurden durchaus Busse verwendet, die wahlweise Daten- oder Adress-Information betrafen. Der Vorteil liegt dann bei der Einsparung (teurer!) Leitungsbündel. Andererseits werden aber die Kontroll-Vorgänge für den Bus-Zugriff und die entsprechenden Bausteine komplizierter und langsamer. Außerdem treten natürlich durch eine höhere Bus-Belastung häufigere Wartezyklen auf, weil man den Bus zeitlich multiplexen muss. Busse können entweder zentral gesteuert oder verteilter Natur sein. Bei zentral gesteuerten Bussen regelt ein Bus-Master oder -Arbeiter den Bus-Zugang und verteilt die Zugriffsrechte. Das kann eine Prozessor-Baugruppe oder ein separater Baustein sein. In einem nicht zentral gesteuerten Bus müssen sich die einzelnen Teilnehmer am Bus-Verkehr abstimmen (z. B. nach der Regel wer zuerst komm malt zuerst ). Typisch ist aber, dass für jede Kommunikation jeweils ein Master als Absender und die Empfänger als Slaves initiiert sein müssen. Wie so etwas organisiert ist, wird durch das Bus-Protokoll geregelt. Busse können entweder synchron, d. h. von einer zentralen Uhr gesteuert, oder asynchron sein. (a) Synchronous Timing Clock Start Read Address Lines Data Lines Acknowledge Abb. 7.4: Bus mit synchroner Steuerung Ein synchroner Bus enthält dann eine dedizierte Clock-Leitung. Ein einziger 0-1-Übergang wird dann als ein Clock-Zyklus (clock cycle) bezeichnet. Alle angeschlossenen Baugruppen empfangen die Clock und beginnen ihre jeweilige Aktion zu Beginn eines Clock-Zyklus. 6

7 Z. B. schickt der Prozessor mit Beginn einer Clock-Flanke ein READ -Steuersignal aus und stellt eine Adresse auf den Adress-Bus. Gleichzeitig wird meistens ein weiteres Kontrollsignal wie z. B. eine Speicheranforderung ausgeschickt. Ein Memory-Modul erkennt die Adresse und stellt nach einer Verzögerung von einem Zyklus das Datum und ein acknowledge -Signal auf den Bus. Bei einem asynchronen Bus hängt ein Zugriff vom Status des vorhergehenden ab. (b) Asynchronous Timing MSYN SSYN Read Address Lines Data Lines Abb. 7.5: Bus mit synchronem Timing Zunächst plaziert z. B. der Prozessor ein Read-Signal und die Adresse auf dem Bus. Er wartet dann, bis sich die entsprechenden Bits stabilisiert haben und sendet ein MSYN (master sync)-signal aus. Damit wird die Existenz eines gültigen Adressierungs- und Kontrollsignals angezeigt. Das Memory, so es bereit zur Kommunikation ist, antwortet mit den geforderten Daten und einem SSYN (slave sync)-signal. Wenn der Master seinerseits die Daten gelesen hat, so setzt er das MSYN-Signal zurück. Daraufhin setzt das Memory sein SSYN-Signal zurück. Als Reaktion setzt der Master seine Adresse und das READ-Signal zurück. Die logische Trennung eines Bausteins vom Bus erfolgt in der Regel durch Transmission Gates. Synchrone Bus-Kontrolle ist einfacher zu implementieren und zu testen, ist aber auch unflexibler als die asynchrone Kommunikation. Bei einem synchronen Bus muss der Takt jeweils Rücksicht auf das langsamste angeschlossene Bauelement nehmen, während der asynchrone Bus auch angeschlossene Baugruppen mit unterschiedlicher Geschwindigkeit effizienter bedienen kann. Die Bus-Weite hat einen erheblichen Einfluss auf die Systemleistung. Wir haben an anderer Stelle schon gesehen, dass ein 32-Bit-paralleler Speicherzugriff bezüglich der Zugriffszeit für das einzelne Byte eine erhebliche Entlastung bedeutet. Insbesondere ist die Breite der verfügbaren Adress-Busse wichtig für den ansprechbaren Adressraum. Andererseits erfordern breite Leitungsbündel einen enormen Aufwand an Chip-Fläche und Platz für Verbindungen von und zur Außenwelt (Pads!). Die Art des Daten-Transfers auf dem Bus kann durchaus über eine einfache lesende oder schreibende Verbindung hinausgehen. Man organisiert durchaus Read-Modify-Write - Operationen oder Read-after-Write -Operationen (zur Validierung des Vorganges) oder Blockoprientierte Daten-Übertragung. 7

8 Im letzten Fall wird eine Adresse nicht von einem Datum, sondern von einem ganzen Daten-Block begleitet. Tatsächlich leben wir heute in einem Zeitalter des Block-orientierten Datenverkehrs sowohl bezüglich der Speicher-Schnittstelle als auch bezüglich der I/O-Baugruppen. 7.4 Der PCI-Bus Der im PC heute am häufigsten verwendete Bus ist der peripheral component interconnect (PCI-) Bus. Die ist heute die Standard-Bus-Konfiguration für den Anschluss schneller Subsysteme im PC (Graphik-Karten, Netzwerk-Karten, Disk Controller). Der gegenwärtige Standard erlaubt bis zu 64 Leitungen mit einer Taktrate von bis zu 66 MHz. Damit erhält man eine Übertragungsrate von bis zu 528 Mbyte/s oder 4,224 Gbit/s. Der PCI-Standard ist aber nicht nur deshalb recht beliebt, sondern ebenfalls wichtig ist die Möglichkeit, ihn mit relativ wenigen Chips zu implementieren und andere Busse effizient anzukoppeln. (a) Typical Desktop System Processor Bridge/ Memory Controller Cache DRAM Audio Motion Video PCI Bus LAN SCSI Expansion Bus Bridge Base I/O Devices Graphics Expansion Bus Abb. 7.6: Typisches PC-Desktop-System mit PCI-Bus (b) Typical Server System Processor/ Cache Processor/ Cache Memory Controller DRAM System Bus Host Bridge Host Bridge PCI Bus PCI Bus Expansion Bus Bridge Expansion Bus Bridge SCSI SCSI LAN LAN PCI to PCI Bridge Abb. 7.7: Typisches PC-Server-System mit PCI-Bus 8

9 Designation Type Description System Pins CLK in Provides timing for all transaction and is sampled by all inputs on the rising edge. Clock rates up to 33 MHz are supported. RST# in Forcess all PCI-specific register, sequencers, and signals to an initialized state. Address and Data Pins AD[31::0] t/s Multiplexed lines used for address and data. C/BE[3::0] t/s Multiplexed bus command and byte enable signals. During the data phase, the lines indicate which of the four byte lanes carry meaningful data. PAR t/s Provides even parity across AD and C/BE lines one clock cycle later. The master drives PAR for address and write data phases; the target drive OAR for read data phases. Interface Control Pins FRAME# s/t/s Driven by current master to indicate the start and duration of a transaction. It is asserted at the start and deasserted when the initiator is ready to beginn the final data phase. IRDY# s/t/s Initiator Ready. Driven by current bus master (initiator of transaction). During a read, indicates that the master is prepared to accept data; during a write, indicates that valid data is present on AD. TRDY# s/t/s Target Ready. Driven by the target (selected device). During a read, that valid data is present on AD; during a write, indicates that target is ready to accept data. STOP# s/t/s Indicates that current target wishes the initiator to stop the current transaction. IDSEL in Initialization Device Select. Used as a chip select during configuration read and write transaction. DEVSEL# in Device Select. Asserted by target when it has recognized its address. Indicates to current initiator whether any device has been selected. Arbitration Pins REQ# t/s Indicates to the arbiter that this device requires use of the bus. This is a device-specific point-to-point line. GNT# t/s Indicates to the device that the arbiter has granted bus access. This is a device-specific point-to-point line. Error-Reporting Pins PERR s/t/s Parity Error. Indicates a data parity error is detected by a target during a write data phase or by an initiator during a read data phase. SERR# o/d System Error. My be pulsed by any device to report address parity errors and critical errors other than parity. Abb. 7.8: Notwendige normierte PCI-Signalleitungen Man kann nun diese 49 Leitungen in folgende Funktionsgruppen aufteilen: - System-Pins: dazu gehören Clock- und Reset-Leitungen - Adress- und Daten-Pins: Dazu gehören 32 Leitungen, die zur gemultiplexten Übertragung von Daten bzw. Adressen verwendet werden. Weitere Leitungen in dieser Gruppe dienen dazu, Informationen auf den eigentlichen Signalleitungen zu interpretieren und zu validieren. - Interface Control Pins: Steuern das zeitliche Verhalten von Transaktionen und ermöglichen die Koordinierung zwischen Ansender und Empfänger von Information - Arbitration Pins: Anders als die anderen, oft gemultiplexten PCI-Leitungen hat hier jeder PCI- Master (ein möglicherweise aktiv sendendes Element) ein eigenes Paar von Leitungen, das ihn mit dem PCI-Bus-Arbiter (der die Zugangsrechte verwaltet) verbindet. - Error-Reporting-Pins: Diese Leitungen dienen zur Anzeige von Fehlerbedingungen, z. B. Paritätsverletzungen. Neben den 49 Standard-Leitungen existieren noch weitere 51 Leitungen zur wahlweisen Erweiterung der Funktion des PCI-Busses: - Interrupt Pins: Diese werden für PCI-Baugruppen benötigt, welche ihre Funktion über Interrupt- Anforderungen "anbieten". Wie die Arbitration Pins sind dies spezielle, nicht verteilt genutzte oder gemultiplexte Leitungen. Jede PCI-fähige Baugruppe hat eine oder mehrere spezielle Leitungen zu einem Interrupt-Controller. - Cache Support Pins: Natürlich ist es möglich und für manche Anwendungen hilfreich, an den PCI-Bus eine Memory als "Cache" anzuschließen. das kann insbesondere für Multi-Prozessorsysteme notwendig werden. Dort sind dann auch spezielle Verfahren und Protokolle für die Cache-Verwaltung notwendig, um die Konsistenz verteilter Caches zu gewährleisten. 9

10 - 64 Bit Bus Erweiterungspins: Dies sind weitere 32 Leitungen zur (gemultiplexten) Übertragung von Daten und Adressen, die mit den ersten 32 Leitungen kombiniert werden, um 64 Bit breite Daten/Adressen übertragen zu können. Weitere Leitungn dienen zur Interpretierung und Validierung der Information. 2 spezielle Leitungen dienen der Abstimmung über 32/64-Bit- Kommunikation im Bus-System. - JTAG / boundary scan pins: Diese Pins werden dazu verwendet, um auf der Ebene der Boards (Platinen) über spezielle Leitungen einzelne ICs oder deren Verbindungsleitungen selektiv testen zu können. Für den PCI-Bus gibt es einen Satz spezieller Befehle zur Steuerung der Transaktionen: Wenn ein Bus-Master, also ein potentieller Daten-Sender, der den Bus benutzen möchte, so muss zunächst die Art der folgenden Transaktion definiert werden. Zunächst wird eine Adressierungs- Phase durchlaufen. Dabei dienen die C/BE-Anschlüsse dazu, die Art der Transaktion zu definieren. Die Befehle sind: - Interrupt Acknowledge - Special Cycle - I/O-Read - I/O-Write - Memory Read - Memory Read Line - Memory Read Multiple - Memory Write - Memory Write and Invalidate - Configuration Read - Configuration Write - Dual Access Cycle Interrupt-Acknowldge ist ein Lese-Befehl, der für die PCI-Bus-Baugruppe bestimmt ist, welche "Interrupt-Controller" spielt. Dabei werden die Adressierungsleitungen nicht benutzt. Die "byte enable"-leitungen zeigen die Größe des Interrupt-identifiers an, der zurückgegeben werden soll. Der "Special Cycle"-Befehl wird vom Initiator dazu benutzt, eine Nachricht an eine oder mehrere Ziel-Adressen parallel zu schicken. Die I/O Read/Write-Befehle dienen dazu, Informationen zwischen dem Initiator und dem I/O- Controller auszutauschen. Jede I/O-Baugruppe hat ihre spezielle Adresse. Die Adressleitungen bezeichnen die jeweilige Baugruppe und spezifizieren die Daten. Mittels der Memory-Befehle kann man kann man sowohl einzelne Daten-Worte als auch längere Daten-Pakete übertragen, die dann mehrere Takt-Zyklen benötigen. Die Interpretation dieser Befehle hängt davon ab, ob ein Memory-Controller am PCI-Bus das PCI- Protokoll für einen Transfer zwischen Memory und Cache unterstützt oder nicht. Wenn die Kompatibilität besteht, wird meistens in Form von "Cache Lines", das sind die zwischen Hauptspeicher und Cache üblichen Daten-Blöcke von einigen Bytes, ausgetauscht. (Die Blöcke, die das Betriebssystem zwischen Memory und Platte hin- und her tauscht, sind unabhängig davon und viel größer!!) 10

11 Tabelle 7.1: PCI-Read-Befehle für den Speicher-Verkehr Read Command Type für Memory mit Cache für Memory ohne Cache Memory Read Burst für eine halbe cache-line Burst für 2 Daten-Transfer oder weniger Zyklen oder weniger Memory Read Line Burst mit mehr als 0,5 bis 3 Burst für 3-12 Transfers cache-lines Memory Read Multiple Burst für mehr als 3 Cache-Lines Burst für mehr als 12 data transfers Der Memory-Write-Befehl transferiert Daten in einem oder mehreren Takt-Zyklen ins Memory. Beim Memory-Write- and Invalidate-Befehl wird auch mindestens eine Zeile aus dem memory zurück in den Cache geschrieben. Mit den Kommandos zur Konfigurationsbefehle können von einem anfordernden "Master" die Konfigurations-Informationen einer angeschlossenen Baugruppe gelesen oder modifiziert werden. Jedes PCI-fähige Device kann bis zu 256 Register besitzen, in die Informationen zur Konfiguration z. B. beim Systemstart eingelesen werden. Der Dual Adress Cycle-Befehl wird von einem Initiator benutzt um anzukündigen, dass er mit 64- Bit-Adressen arbeiten wird. Daten-Transfers Jeder Daten-Transfer auf dem PCI-Bus ist eine Transaktion, die aus einer Adress-Phase und einer oder mehrerer Daten-Phasen besteht. Als Beispiel sei eine Lese-Operation betrachtet. Alle Aktionen werden von der fallenden Clock-Flanke in der Mitte eines Clock-Zyklus synchronisiert. Bus- Baugruppen tasten den Zustand des Busses jeweils bei der steigenden Flanke zu Beginn jedes Bus- Zyklus ab. Die folgenden Aktionen sind typisch: a. Zunächst muss der Bus-Master die Kontrolle über den Bus vom Arbiter erhalten haben. Dann beginnt er Übertragung mit dem Setzen von FRAME. Dieses Signal bleibt gesetzt, bis die anfordernde Einheit die letzte Phase geschlossen hat. Der Anforderer setzt auch die Start-Adresse auf den Adressbus und das READ-Kommando auf die C/BE-Leitungen. b. Beim Start der Clock-Phase 2 erkennt die Ziel-Baugruppe seine Adresse auf den AD-Leitungen. c. Der Anforderer beendet die Belegung der Bus-Leitungen mit der Adresse. Ein sogenannter "Turnaround-Zyklus" wird auf allen Leitungen benötigt, die von mehr als einer Baugruppe getrieben werden können. Das Rücksetzen der Adresse macht nun den Bus bereit dazu, Daten zu übertragen. Der Anforderer setzt die Information auf den C/BE-Leitungen um, damit nun die gegenwärtig angesprochenen Daten transferiert werden können. Das können 1-4 Bytes sein. Der Anforderer setzt selbst das IRDY-Signal, um anzuzeigen, dass er empfangsbereit ist. d. Das ausgewählte Ziel - Bauelement setzt DEVSEL um anzuzeigen, dass es seine Adresse erkannt hat und antworten wird. Es setzt die gewünschten Daten auf die AD-Leitungen und setzt TRDY um anzuzeigen, dass sich die Daten auf dem Bus befinden. e. Die anfordernde Baugruppe lies die Daten zum Beginn der 4. Clock-Phase und ändert die Byte- Enable-Leitungen für den nächsten Lesevorgang. 11

12 f. Hier benötigt die Ziel-Baugruppe etwas Zeit, um den nächsten Datenblock für die Übertragung vorzubereiten. Deshalb setzt sie TRDY zurück und zeigt damit dem Anforderer an, dass im nächsten Takt-Zyklus noch keine neuen Daten verfügbar sind. Deshalb wird der Anforderer im nächsten Takt (5) auch nicht nochmals lesen und ändert auch das Byte-Enable-Signal nicht. Der nächste Datenblock ist erst im 6. Takt verfügbar. g. Während des Taktzyklus 6 setzt die adressierte Baugruppe das dritte Daten-Paket auf den Bus. Jedoch ist jetzt der Anforderer nicht bereit, z. B. wegen eines vollen Puffer-Speichers. Deshalb wird IRDY zurückgesetzt. Damit wird ausgelöst, dass nun die Zielbaugruppe die Daten für einen Extra-Taktzyklus auf dem Bus stehen lässt. h. Der Anforderer weiß, dass der dritte Daten-Transfer der letzte ist, und deshalb setzt er das FRAME-Signal zurück, um die Beendigung der Bus-Belegung anzukündigen. Dagegen wird IRDY gesetzt, um die Empfangsbereitschaft zur Vervollständigung des Transfers anzuzeigen. i. Der Anforderer setzt IRDY zurück, womit der Bus in den "unbenutzt"-zustand geht. Die Ziel-Baugruppe setzt TRDY und DEVSEL zurück. Steuerung der Bus-Belegung (Arbitration) Das PCI-Bus-System verwendet eine zentralisierte Bus-Steuerung mit den Signalen "request" (REQ) und "grant (GNT). Für jedes PCI-Baugruppe gibt es entsprechend zwei Leitungen für die Anforderung des Bus-Zugangs und für das Signal der Freigabe vom Arbiter. Ein spezieller Algorithmus, nach dem der Arbiter den Zugang gewährt, ist nicht vorgeschrieben. Möglichkeiten sind: - first come / first serve - round-robin (zyklische Zuteilung) - Prioritäts-getriebene Methoden. Ein PCI-Master muss für jede Bus-Belegung eine Anforderung auslösen, aber eine einzige Bus- Transaktion kann nach einer Adress-Phase mehrere Daten-Phasen beinhalten. 7.5 I/O-Baugruppen Einführung Für die Leistung eines Rechner-Systems ist in erheblichem Maße nicht die Prozessor-Leistung, sondern die Leistung von Ein-/Ausgabegeräten bestimmend. Beim PC sind dies z. B. die Festplatte, die Netzwerk-Karte oder das Video-Interface. Natürlich spielt dabei auch das Management solcher Ein-/Ausgabegeräte durch das Betriebssystem eine wesentliche Rolle. Für die Organisation von I/O-Vorgängen gibt es mehrere grundsätzliche Ansätze: Zunächst kann eine programmgesteuerte Ein-/Ausgabe erfolgen, bei welcher der Datenverkehr von einem auf der CPU laufenden Programm abgefordert wird. Dies kann einmal durch einen aktuellen Bedarf getrieben sein. Es gibt aber auch Verfahren bei denen ein Programm regelmäßig externe Schnittstellen bezüglich Zustand und Anforderungen abfragt (Polling). Interrupt-getriebene I/O-Vorgänge sind ebenfalls häufig. Dort beeinflusst ein Kontroll-Signal von außen oder eine besondere Meldung des Betriebssystems die aktuelle Programm-Ausführung und schaltet z. B. auf Interrupt-Bearbeitung um. Ein Programm kann z. B. eine externe Operation in Auftrag geben, wird unterbrochen, bis diese beendet ist, und danach wieder gestartet. 12

13 I/O-Vorgänge können auch so bearbeitet werden, dass ein externes Element völlig nebenläufig zum Prozessor Zugang zum Hauptspeicher erhält und dort Information ablegen oder abholen kann. Zur Verwaltung der Interrupts werden meistens spezielle Interrupt-Controller-Bausteine verwendet. Interface to System Bus Interface to External Device Data Lines Data Registers Status/Control Registers External Device Interface Logic Data Status Control Address Lines Control Lines I/O Logic External Device Interface Logic Data Status Control Abb. 7.8: Aufbau einer I/O-Baugruppe Man spricht dann von Direct Memory Access (DMA). Für solche Operationen enthalten viele Rechner spezielle DMA-Controller-Bausteine. Dabei werden meistens größere Datenblöcke zwischen dem Hauptspeicher und peripheren Baugruppen ausgetauscht. I/O-Baugruppen können, wie bei Mikrocontrollern üblich, mittels spezieller Adressen im normalen Adressraum verwaltet werden. Man spricht dann von Memory Mapped I/O. Fortgeschrittenere Rechner-Architekturen verwenden dagegen einen eigenen Adress-Raum für I/O-Adressen, wie z. B. die Intel X86-Prozessoren. Address Lines Data Lines System Bus Control Lines I/ O M od ule Links to Peripheral Devices Abb. 7.9: Generisches Model eines I/O-Moduls 13

14 Module für die Ein-/Ausgabe sind typischerweise an Busse des Rechnersystems (z. B. den PCI- BUS) angeschlossen, über die Daten und Adressen sowie Steuer-Informationen übertragen werden. In einem PCI-System hat also ein I/O-Controller für eine bestimmte Schnittstelle eine feste PCI- Adresse, außerdem seine speziellen Interrupt-Adressen und einen Bus-Zugang mit Administration durch den PCI-Arbiter. Auch auf der anderen Seite von I / O- Modulen gibt es natürlich auch Standards: Ein Standard für externe Kommunikationsleitungen und -protokolle ist das SCSI-Protokoll, das heute z. B. zum Anschluss intelligenter Plattenlaufwerke benutzt wird. Es arbeitet mit parallelen Bus-Leitungen. Ein anderer Standard ist der VME-Bus, der dem Anschluss externer Rechner-Baugruppen ermöglicht. Als serielles Hochgeschwindigkeits-Interface ist Fire Wire derzeit im Gespräch. Die externen Baugruppen, mit denen ein Rechner verbunden sein kann, unterscheiden sich bezüglich der Anforderungen an die Bandbreite der Datenübertragung um Größenordnungen. Deshalb sind auch die technischen Lösungen für die Realisierung der Schnittstellen-Module sehr unterschiedlich. Gigabit Ethernet Graphics Display Fast Ethernet Hard Disk Ethernet Laser Printer Modem Mouse Keyboard Abb. 7.10: Typische Übertragungsraten bei Ein-/Ausgabekanälen I/O-Module Die wesentlichen Funktionen eines I/O-Bausteins lassen sich wie folgt beschreiben: - Kontolle und Zeit-Ablaufsteuerung - Organisation der Prozessor-Kommunikation - Kommunikation mit anderen Baugruppen (z. B. DMA-Controller) - Zwischenspeicherung von Daten - Überwachung und Fehlermeldung Man muss davon ausgehen, dass in Abhängigkeit vom aktuellen Programmablauf jederzeit eine Anforderung für eine I/O-Operation möglich ist. Typischerweise werden aber Ressourcen wie der Hauptspeicher oder die Busse von mehreren Rechner-Baugruppen arbeitsteilig benutzt, so dass eine Verwaltung notwendig wird. Deshalb beinhalten die I/O-Funktionen in erheblichem Umfang Steuerung und Zeit-Ablaufsteuerung. Der Ablauf der Datenübertragung von einem externen Bauelement zum Prozessor kann z. B. wie folgt ablaufen: (wobei dann auf dem Prozessor z. B. der Device-Treiber als Teil der Betriebssystem-Software abläuft). 14

15 1. Der Prozessor fordert bei der I/O-Baugruppe Informationen über den Status des extern angeschlossenen Bauelementes an (z. B. des Platten-Laufwerks, bereit / nicht bereit). 2. Das I/O-Modul teilt der Prozessor den Status mit (z. B. READY) 3. Bei READY kommt vom Prozessor die Anforderung zur Datenübertragung mittels eines Befehls an das übertragende Modul. 4. Das I/O-Modul erhält ein Datenpaket vom externen Device und speichert sie zwischen 5. Die Daten werden vom I/O-Modul über einen geeigneten Bus zum Prozessor (oder in den Hauptspeicher) transferiert. Wenn, wie meistens üblich, das System mittels Bussen aufgebaut ist, so benötigt jede Transaktion mindestens eine Allokierung des jeweiligen Busses über den Arbiter. Das I/O-Modul muss dazu sowohl mit dem Prozessor (auf dem z. B. der Device-Treiber abläuft) wie mit dem externen Device (Plattenlaufwerk, Drucker etc.) kommunizieren. Die Kommunikation mit und zum Prozessor beinhaltet folgende Funktionen: - Dekodierung des Befehls: Das I/O-Modul empfängt Befehle vom Prozessor, die als Signale über den Kontroll-Bus ankommen (und die z. B. aus einem Device-Treiber des Prozessors stammen). Ein I/O-Modul könnte z. B. in kodierter Form folgende Befehle ausführen können: Sektor lesen (READ), Sektor Schreiben (WRITE), Spur-Nummer suchen (SEEK), record-id abfragen (SCAN ID). Die letzteren 2 Befehle beinhalten alle einen Parameter, der über den Daten-Bus gesendet wird. - Daten: Über den Daten-Bus werden Daten zwischen Prozessor und I/O-Modul ausgetauscht. - Status-Report: Weil periphere Baugruppen oft wesentlich langsamer als zentrale Einheiten sind und oft asynchron arbeiten, ist es notwendig, den Status des I/O-Moduls zu kennen. Es kann also durchaus vorkommen, dass ein I/O-Modul Daten an den Prozessor senden soll, aber dazu nicht bereit ist, weil eine vorhergehende Aufgabe noch nicht erledigt wurde. Dazu gibt es z. B. die Signale BUSY und READY. Es kann auch Signale für verschiedene mögliche Fehlerbedingungen geben. - Adress-Erkennung: Weil jedes Wort im Speicher eine Adresse hat, so hat auch jede I/O- Baugruppe eine Adresse (aber nicht unbedingt im selben Adressraum). Auf der anderen Seite muss ein I/O-Modul bestimmte Arten der Kommunikation mit angeschlossenen externen Baugruppen ausführen können. Auch hier kommen wieder Befehle, Status-Information und Daten vor. Eine wichtige Aufgabe von I/O-Baugruppen ist die Zwischenspeicherung von Daten. Sie wird insbesondere wegen der sehr unterschiedlich hohen Übertragungsraten zwischen Speicher und Prozessor einerseits und von und zu peripheren Baugruppen andererseits benötigt. Die vom Memory in einem Daten-Paket ( Burst ) in schneller Folge ein- und ausgelesenen Daten werden typischerweise sehr viel langsamer an eine externe Baugruppe ausgegeben. In umgekehrter Richtung ist eine Bündelung von Daten notwendig. Die Meldung von Fehlerbedingungen (z. B. beim Drucker) beinhaltet Bit-Codes, die vom entsprechenden Service-Programm interpretiert und ggf. als Interrupts verarbeitet werden. Eine spezielle Fehlerbehandlung erfolgt z. B. bei der Datenübertragung mit Parity-Bits oder fehlerkorrigierenden Codes. Die I/O-Module können in ihrer Größe, Komplexität und Intelligenz sehr unterschiedlich ausfallen. Wenn ein I/O-Modul eine sehr intelligente Verarbeitung betreibt und quasi nebenläufig zum Hauptprozessor agiert, so wird man oft von einem I / O- Kanal oder von einem I/O-Prozessor reden. Oft sind dies Prozessoren mit festem Programm (embedded processors). 15

16 Im anderen Fall wird man ein relativ einfaches Modul auch als I/O-Cotroller oder Device Controller bezeichnen Techniken der I/O-Verarbeitung Ein-/Ausgabeverarbeitung kann programmgesteuert, Interrupt-gesteuert oder mittels direkten Speicherzugriffs (Direct memory access - DMA) erfolgen. I / O - Speicher- Transfer via Prozessor Direkter Transfer I / O zum Speicher Keine Interrupts Programmed I / O Interrupts Interrupt-driven I / O Direct Memory Access (DMA) Abb. 7.11: Techniken der Ein-/Ausgabeverarbeitung Bei der programmgesteuerten Ein-/Ausgabe verhält sich das I/O-Modul grundsätzlich passiv und wird nur auf Prozessor-Anfrage aktiv. Im PC wird das Modul im Bedarfsfall aktiv, ansonsten sind auch regelmäßige Abfragen von I/O-Baugruppen durch den Zentralprozessor (Polling) üblich. Für einen I/O-Befehl muss der Prozessor (bzw. das darauf ablaufende Programm) eine passende Adresse bilden, welche die I/O-Baugruppe spezifiziert. An diese Adresse wird dann ein codierter Befehl abgesetzt. Typischerweise kann ein I/O-Modul die folgenden Typen von Befehlen verarbeiten: - Kontroll-Befehle: Ein periphere Baugruppe soll für eine bestimmte Aufgabe aktiviert werden. Zum Beispiel könnte ein Drucker angewiesen werden, den Druck-Kopf an eine bestimmte Stelle zu bewegen. Diese Befehle können für die jeweilige periphere Baugruppe sehr spezifisch sein. - Tests: Hier wird der Status einen I/O-Moduls und seiner angeschlossenen Peripherie abgefragt. Das Programm im Prozessor will z. B. wissen, ob ein Drucker geladen und bereit ist. Darüber hinaus soll auch oft abgefragt werden, ob die vorherige Operation erfolgreich beendet ist oder ob sie z. B. in einer Fehlerbedingung hängen geblieben ist. - Lesen: Weist das I/O-Modul an, von externer Peripherie seinerseits Daten anzufordern und in einem internen Puffer abzuspeichern. In einem zweiten Schritt werden dann typischerweise die gepufferten Daten über den Bus zum Prozessor übertragen. - Schreiben: Das I/O-Modul wird angewiesen, Daten von einem Bus zu übernehmen und nach Zwischenspeicherung an die Peripherie weiterzuleiten. Bezüglich der Adress-Bildung unterscheidet man zwischen einer Abbildung der peripheren Adressen auf den Speicher-Adressraum (Memory Mapped I/O) und einem eigenen, separaten Adressraum für die I/O-Verwaltung (isolated I/O). Im ersten Fall kann man alle Speicher-bezogenen Befehle auch für I/O-Aktionen nutzen, verschenkt aber wertvollen physikalischen Adressraum. Im zweiten Fall stehen meisten nur wenige explizite I/O-Befehle zur Verfügung, aber der Adressraum wird nicht eingeengt. Diese Art der Kommunikation ist recht ungünstig, da sie sehr oft den Prozessor in Warteschleifen auf die viel langsameren I/O-Baugruppen warten lässt. Deshalb wird vielfach die Interruptgetriebene I/O-Verarbeitung vorgezogen, weil der Prozessor nur im Bedarfsfall belastet wird. 16

17 Keyboard Input Data Register Keyboard Input Status & Control Register 1-ready 0-busy Set to 1 to start read ADDRESS INSTRUCTION OPERAND COMMENT 200 Load AC 1 Store AC 517 Initiate keyboard read 202 Load AC 517 Get status byte Branch if Sign = Loop until ready Load AC 516 Load data byte (a) M em ory-m apped I/O ADDRESS INSTRUCTION OPERAND COMMENT 200 Start I/O 5 Initiate keyboard read 201 Test I/O 5 Check for completion Branch Not Ready 201 Loop until complete In 5 Load data byte (b) Isolated I/O Abb. 7.12: Memory-Mapped I/O und Isolated I/O beim Verkehr mit einem Keyboard Issue Read Issue Read Command to Command to I/O module I/O module CPU I/O Issue Read Issue Read Command to Command to I/O module I/O module CPU I/O Do Something Else Issue Read Block Command to I/O Module CPU DMA Do Something Else Read Status Read Status of I/O of I/O module module Not Ready Check Check Status Status I/O CPU Error Condition Read Status Read Status of I/O of I/O module module Check Check Status Status Interrupt I/O CPU Error Condition Read Status Read Status Interrupt of DMA of DMA Module DMA CPU Module Next Instruction (c) Direct Memory Access Ready Read Word Read Word from I/O from I/O Modul Modul I/O CPU Read Word Read Word from I/O from I/O Modul Modul I/O CPU Write Word Write Word into Memory into Memory CPU Memory Write Word Write Word into Memory into Memory CPU Memory No Done? Done? No Done? Done? Yes Yes Next Instruction (a) Programmed I/O Next Instruction (b) Interrupt-Driven I/O Abb. 7.13: Techniken für das Einlesen von Daten in Blöcken von einer externen Baugruppe 17

18 Die Interrupt-getriebene Verarbeitung geht wie folgt vor sich: Hardware Software Device controller or Device controller or other system hardware other system hardware issues an interrupt issues an interrupt Processor finish Processor finish execution of current execution of current instruction instruction Processor signals Processor signals acknowledgment acknowledgment of interrupt of interrupt Processor pushes PSW Processor pushes PSW and PC onto control and PC onto control stack stack Processor loads new Processor loads new PC value based on PC value based on interrupt interrupt Save remainder of Save remainder of process state process state inform ation inform ation Process interrupt Process interrupt Restore process state Restore process state inform ation inform ation Restore old PSW Restore old PSW and PC and PC Abb. 7.14: Interrupt-getriebene I/O-Verarbeitung 1. Die externe Baugruppe sendet ein Anforderungssignal, das zunächst das I/O-Modul erreicht. Von dort wird ein Interrupt-Signal auf einer speziellen Leitung an den Prozessor oder einen vorgeschalteten Interrupt-Controller weitergegeben. 2. Der Prozessor wird in der Regel den gerade andauernden Befehls-Zyklus beenden, also z. B in der Pipeline stehende Befehle noch erledigen, um ein gezieltes Wiederaufsetzen zu ermöglichen. 3. Der Prozessor prüft dann, ob der Interrupt noch anliegt, und sendet ein Acknowledge -Signal an die auslösende Baugruppe. 4. Nun wird der Context-Switch vom laufenden Programm zur Interrupt-Bearbeitungsroutine vorbereitet. Zunächst wird alle notwendige Information zur Wiederaufnahme des unterbrochenen Prozesses gesichert, z. B. mittels Abspeicherung im Task-Status-Segment (bei Intel- Prozessoren). Bei Intel-Prozessoren bezeichnet das Interrupt-Segment die Einsprungadresse für die nun abzuarbeitende Routine. Hier wird ein neuer TSS-Selektor geladen, der auch die Adresse des TSS der verlassenen Task enthält. Wenn der Sprung innerhalb der selben Task erfolgt, werden Rücksprungadressen auf den Control-Stack gelegt. 5. Der PC des Prozessors wird mit der Interrupt-Start-Adresse geladen. Dann beginnt der Prozessor mit der Abarbeitung des Interrupt-Behandlungsprogramms. 6. Wenn die Rettung der vorher vorhandenen Register-Inhalte nicht vorher durch das Betriebssystem erfolgt ist, so muss das spätestens an dieser Stelle nachgeholt werden. Dazu gibt es oft speziell Stack-Register (oder Segmente). 18

19 7. Jetzt beginnt die eigentliche Interrupt-Verarbeitung, meisten beginnend mit der Status-Analyse der I/O-Baugruppen 8. Wenn der Interrupt bearbeitet ist, werden die Register-Inhalte zurückgeladen (vom Stack), oder es erfolgt ein Kontext-Switch mit Rückladen des TSS (bei Intel-Prozessoren) für den abgebrochenen Prozess. 9. Zum Abschluss wird der Befehlszähler restauriert, um den nächsten noch nicht bearbeiteten Befehl auszuführen. Y N + 1 Program Counter Registers T + M T Stack Pointer Y Start T N N + 1 T + M User s Program Y + L Return Interrupt Service Routine Control Stack Abb a: Interrupt-Auftreten nach Befehlsverarbeitung an der Speicheradresse N N + 1 T Y + L Program Counter Registers T + M Stack Pointer N N + 1 Y Start T T + M N + 1 User s Program Y + L Return Interrupt Service Routine Control Stack Abb b: Modifikationen im Memory und in den Registern für einen Interrupt Die Interrupt-Verarbeitung ist kein leichtes Problem. Einmal muss der Prozessor (bzw. das Betriebssystem) wissen, von woher der Interrupt kam, um die passende Routine zu starten. Außerdem muss es Strategien geben, um multiple Interrupts zu bewältigen. 19

20 Für die Identifikation der Quellen einer externen Interrupt-Anforderung gibt es verschiedene Möglichkeiten: a) Multiple Kontroll-Leitungen für die Interrupt-Anforderung b) Software Poll (Software-basierte Abfrage im Umlaufverfahren) c) Daisy Chain: Hardware-implementierte zyklische Abfrage, vektorisiert d) Bus-Arbiter-gestützte Verfahren. Im ersten Fall erhält also jede Baugruppe ihre eigene Interrupt-Meldeleitung. Im zweiten Fall existiert nur eine gemeinsame Leitung, auf der die Interrupt-Anforderung anfällt, und anschließend muss eine Abfrage zur Identifikation erfolgen. Im einen Fall braucht man viele Leitungen, im zweiten Fall ist die Abfrage zeitaufwendig. Im dritten Fall hängen alle Baugruppen an einer parallelen, gemeinsam genutzten Leitung für die Anmeldung (Interrpt Request). Die Rückmeldung des Interrupt Acknowledge wird aber seriell durch alle I/O-Ports geführt. Module ohne Interrupt-Bedarf geben das Signal einfach weiter, das Modul mit Interrupt-Anforderung hält das Signal fest und gibt einen Daten-Vektor auf den Bus. Und dieser Daten-Vektor enthält dann auch die Identifikation. Im vierten Fall wird die Interrupt-Anforderung als Bus-Zugriffs-Anforderung behandelt. Zunächst muss das Interrupt-auslösende Modul den Bus-Zugriff bekommen, dann löst es einen Interrupt-Request aus. Im ersten Daten-Vektor, der auf den Bus geht, steckt dann auch ein Identifier. Erwähnt sei hier abschließend, dass man in technischen Systemen zur Behandlung externer Interrupts häufig spezielle Interrupt-Controller-Bausteine benutzt, welche die Priorisierung und Weiterleitung von Interrupt-Meldungen regeln (z. B. Intel 82C59A Interrupt Controller, Intel 82C55A Programmable Peripheral Interface). Solche Bausteine sind bei vielen Interrupt-Leitungen sogar kaskadierbar. Interrupt-gesteuerte I/O-Prozesse haben immer noch den Nachteil, dass sie für die Organisation den Prozessor belasten und typischerweise einen Kontext-Switch verursachen. Dabei wird in vielen Fällen der Prozessor nur indirekt als Umleiter für Daten benutzt, die zum Speicher gehen sollten. Für die Übertragung größerer Datenmengen wird man deshalb stets einen direkten Speicherzugriff (direct memory access - DMA) vorsehen. Dazu muss ein DMA-fähiger Baustein vorübergehend die Rolle des Prozessors übernehmen können. Zunächst muss er von Prozessor die Zugriffskontrolle für den Speicher übernehmen. Entweder wird der DMA-Baustein die Speicherkontrolle nur dann übernehmen, wenn der Prozessor selbst nicht zugreifen muss, oder er muss den Prozessor veranlassen, die Kontrolle vorübergehend aufzugeben.. Die letztere Technik ist stärker verbreitet und wird als cycle stealing bezeichnet. Wenn der Prozessor einen Datenblock via DMA eingelesen haben möchte, geht er wie folgt vor: - Über die Kontroll-Leitungen wird dem DMA-Modul mitgeteilt, ob ein Lese- oder Schreib- Vorgang benötigt wird. - Die Adresse der I/O-Baugruppe wird über die Datenleitungen ausgegeben. - Der I/O-Baustein erhält über die Datenleitungen die Startadresse im Speicher und lädt diese in sein Adress-Register - Die Anzahl der zu lesenden (oder zu schreibenden) Daten-Worte wird ins Data Count-Register des DMA-Moduls eingetragen. 20