Aufgabenblatt 7. Es sind keine Abgaben mit mehreren Namen oder Kopien von Abgaben anderer erlaubt

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1 Aufgabenblatt 7 Wichtige Hinweise: Bitte Namen und Gruppennummer deutlich lesbar rechts oben auf allen Blättern der Abgabe angeben und alle Blätter der Abgabe zusammenheften (1 Zusatzpunkt!) Es sind keine Abgaben mit mehreren Namen oder Kopien von Abgaben anderer erlaubt Aufgabe 1 (2+2+2 Punkte) Abbildung 1 und Abbildung 2 zeigen den vollständiger Datenpfad und Steuerleitungen sowie den Zustandsautomat des Steuerwerks in Abbildung 1 einer einfachen MIPS Implementierung. ALUOut, A, B, Instruction register, memory register und PC sind Register in Abbildung 1 (Datenpfad). Falls die Steuerleitungen ALUOp = 00 oder -1 sind, addiert die ALU, ansonsten wird die Operation durch das funct Feld (s.u.) im R-Typ Befehlsformat bestimmt. Es ist eine Teilmenge des vollständigen Befehlssatzes implementiert. Diese Teilmenge enthält Zugriff auf Hauptspeicher: lw, sw arithmetische und logische Befehle (nur Befehlstyp R): add, sub, and, or und shl Verzweigungsbefehle: beq (branch-equal-zero) und j (jump) Die Befehle haben folgendes Format: R-Typ 0 rs rt rd shamt funct lw oder sw 35 oder 43 rs rt Adresse branch 4 rs rt Adresse Beim R-Typ gibt das Feld funct die Funktion der ALU an, shamt wird für Schiebebefehle benötigt und kann hier ignoriert werden. rs und rt sind Quellregister, rd ist das Zielregister. Es handelt sich um eine Implementierung, die mehrere Takte benötigt um einen Befehl abzuarbeiten. Der Befehlszyklus besteht aus bis zu fünf Schritten (Befehl holen, Befehl dekodieren, Ausführen/Adressberechnung, Speicherzugriff, Rückschreiben). (a) Beschreiben Sie die vier Schritte eines R-Befehls anhand von Abbildung 1. Machen Sie durch Einfärben deutlich welche Einheiten aktiv sind (Sie können die Grafik kopieren oder von der Übungsseite herunterladen). (b) Berechnen Sie wie viele CPI die einzelnen Befehlstypen (lw, sw, j und R-Typ) benötigen. Ein Anwendungsprogramm hat folgende Befehlsverteilung 24% Loads 12% Stores 44% arithmetische und logische Befehle 18% bedingte Verzweigungen (beq) 1

2 Abbildung 1: Datenpfad einer einfachen MIPS-Implementierung ALUOp =00 ALUOp 3 ') W 'L = p (O Memory access (O p= 'S W') 5 Memory access 7 MemRead IorD =1 MemWrite IorD =1 RegDs RegW MemtoR 4 Write-back step RegDst=0 RegWrite MemtoReg=1 Abbildung 2: Zustandsautomat für das Steuerwerk in Abbildung 1 2

3 2% Sprünge (j) Wie viele Takte werden im Mittel pro Befehl benötigt? (c) In der Implementierung in der Abbildung können nur zwei Registerinhalte addiert werden. Fügen Sie zum Datenpfad und Zustandsautomat noch einen add immediate Befehl hinzu, der den Inhalt eines Registers und eine im immediate Feld des Befehls kodierte Konstante addiert. Erläutern Sie die Ausführen-Phase wie in Teilaufgabe a. Der add immediate Befehl hat folgendes Befehlsformat: addi 8 rs rd immediate Aufgabe 2 (2+2+2 Punkte) Gegeben ist das folgende MIPS Assembler-Programm:.data size:.word 6 vec1:.word 10.word 5.word -4.word 2.word 1.word -3 vec2:.word 10.word 20.word -25.word -50.word 100.word -10 sum:.word 0.space 48.text main:.set noreorder.set noat.globl main add $3, $0, $0 lui $3, 0x1000 # Basisaddresse des Datensegments laden addi $1, $3, size lw $1, 0($1) sll $1, $1, 2 add $1, $1, $3 3

4 addi $8, $0, 0 loop: addi $1, $1, -4 addi $12, $1, vec1 lw $12, 0($12) addi $13, $1, vec2 lw $13, 0($13) multu $12, $13 mflo $4 add $8, $8, $4 add $6, $12, $13 addi $7, $1, sum sw $6, 0($7) bne $1, $3, loop nop end: jr $31 nop Der von dem Simulator probe modellierte Prozessor besitzt eine Pipeline und unterstützt Bypassing, so dass im Idealfall ein CPI-Wert von 1 erreicht werden kann. Bei ungeschickter Programmierung (wie im folgenden Beispiel) kann es allerdings zu Load Stalls (auf das Zielregister eines Load-Befehls wird bereits im drauf folgenden Befehl zugegriffen) und Structural Stalls kommen. Ebenso ist Delayed Branching implementiert, d.h. bei (bedingten) Sprüngen, die genommen werden, wird nicht die komplette Pipeline gelöscht, so dass die auf Sprungbefehle folgenden Anweisungen stets ausgeführt werden. Dadurch kann es notwendig sein, zusätzliche NOP-Befehle einzufügen. Der Simulator kann auf allen ralab-rechnern mit dem Kommando probe gestartet werden (alternativ können Sie den Simulator auch als jar-file von der Vorlesungswebseite herunterladen und auf Ihrem eignen Rechner installieren. Benutzen Sie dabei unbedingt die aktuelle Version!). Das zu simulierende Programm wird über den Menüpunkt File Open geladen, es wird dabei automatisch geparsed. Im Menüpunkt Debug finden Sie die Option next step, mit der Sie das Programm schrittweise abarbeiten können. Durch einen Rechtsklick in den Quellcode können Sie Breakpoints setzen und wieder löschen. Mit run aus dem Debug-Menü können Sie das Programm anschließend starten. (a) Speichern Sie das Programm auf einem ralab-rechner (die Datei kann von der Homepage heruntergeladen werden). Starten Sie das Programm und/oder führen Sie es schrittweise aus. Was tut das Programm? (b) Im Menüpunkt Options configure Processor kann man verschiedene Eigenschaften des Prozessors und seiner Pipeline steuern. Schalten Sie erst Bypassing und dann zusätzlich die RAW Detection ab. Welche Auswirkungen hat das auf das Programm? (c) Schedulen Sie das Program bei abgeschaltetem Bypassing und RAW Detection. Lösen Sie dabei Konflikte durch Einfügen von nops und Umsortieren von Befehlen. Ziel ist ein möglichst schnell laufendes Programm das die gleiche Semantik wie das 4

5 Abbildung 3: Datenpfad einer fünfstufigen Pipeline ohne IF-Phase ursprüngliche Programm hat. Tipp: wenn alle Konflikte aufgelöst sind, macht es keinen Unterschied mehr, ob man die RAW Detection ein- oder ausschaltet. Aufgabe 3 (1+1+2 Punkte) Die Abbildung 3 zeigt einen einfachen Datenpfad mit einer fünfstufigen Pipeline ohne die IF-Phase. Die Pipeline hat kein Bypassing. Das folgende Programmsegment führt zu Datenkonflikten: add r1, r2, r3 ; r1 := r2 + r3 sub r4, r2, r3 ; r4 := r2 - r3 mul r8, r5, r5 ; r8 := r5 * r5 sub r7, r8, r1 ; r7 := r8 - r1 div r6, r7, r4 ; r6 := r7 / r4 sw 0(r9), r6 ; mem[r9] := r6 (a) Erläutern Sie zwischen welchen Befehlen Datenkonflikte auftreten. (b) Geben Sie die Zahl der Befehlszyklen an, wenn der Compiler die Konflikte mit nop Anweisungen auflöst. Wo muss der Compiler diese Anweisungen einfügen? (c) Welche Erweiterung des Datenpfads kann diese Datenkonflikte auflösen. Tragen Sie für diese Erweiterung Daten- und Kontrollfluss in die Abbildung 3 ein. Aufgabe 4 (2+2+2 Punkte) Betrachten Sie das folgende Maschinenprogramm für einen fiktiven 2-Operanden-Prozessor. Pro Speicherzugriff werden Worte mit 4 Bytes gelesen. Zugriffe sind nur auf Speicherstellen, die ein Vielfaches von 4 sind möglich. Es sei keine Pipeline implementiert. Sie 5

6 können in der ganzen Aufgabe davon ausgehen, dass Fehlgriffe auf Daten beim Schreiben dazu führen, dass die Daten im Cache eingelagert werden. loop: sub r1, r1, #4 ; r1 := r1-4 lw r2, 0(r1) ; r2 := mem[r1 + 00] lw r3, 24(r1) ; r3 := mem[r1 + 24] add r4, r2, r3 ; r4 := r2 + r3 sw 48(r1), r4 ; mem[r1 + 48] := r4 bnez r1, loop ; PC := loop if r1 <> 0 nop Erstellen Sie eine geordnete Liste aller Speicherzugriffe bis zum Ende des zweiten Schleifendurchlaufes, bestehend aus der jeweiligen Adresse und der Art des Zugriffs (lesen oder schreiben, Daten oder Befehl). (a) Der Prozessor verfüge über einen vollassoziativen Cache mit 4 Rahmen à 8 Bytes. Die Ersetzungsstrategie sei least-recently-used, d.h. es wird immer der Rahmen überschrieben, für den der letzte Zugriff am längsten zurückliegt. Die Schreibstrategie sei write-back. Wie hoch ist die Trefferrate? (b) Wie hoch ist die Trefferrate bei 5 Rahmen à 8 Bytes? (c) Der Prozessor verfüge über zwei direkt abgebildete Caches für Programm und Daten. Der Programmcache habe 3 der Datencache 2 Rahmen à 8 Bytes. Wie hoch ist die Trefferrate? Aufgabe 5 (1+1 Punkte) Der UltraSPARC IIi Prozessor von SUN wird beispielsweise in einer SUN Ultra 5 Workstation verwendet. Der UltraSPARC IIi Prozessor kann 16 TB (1TB=1024 GB) (44 Bit-Adressen) virtuellen Speicher und 2 TB (41 Bit-Adresse) physikalischen Speicher verwalten. Die Speicherhierarchie sieht wie folgt aus: Level 1 Cache: 16 kb I-Cache und 16 kb D-Cache on-chip mit je 512 Einträgen. Der DCache ist direkt abgebildet und hat pro Eintrag zwei 16 Byte Blöcke mit getrennten valid Flags. Wird ein Tag im Cache ersetzt, so wird der Block mit dem angeforderten Wort ersetzt, beim anderen nur das valid Bit gelöscht, damit 16 und nicht 32 Byte aus dem Speicher gelesen werden müssen. TLB: Ist das angeforderte Wort nicht im Level 1 Cache, so wird auf den TLB zugegriffen. Der TLB hat 64 vollassoziative Einträge und wandelt die virtuelle Adresse (44 Bit) in eine physikalische Adresse (41 Bit) um. Dabei kann ein TLB Fehlgriff und/oder ein Seitenfehler auftreten. Level 2 Cache: Die Ultra 5 hat entweder 256 kb (277 MHz) oder 2 MB (333 MHz) Level 2 Cache (auch external Cache genannt). Dies ist ein schneller kleiner Speicher, allerdings nicht mehr auf dem Prozessorchip selbst. Die Einträge sind jeweils 64 Byte lang. Hauptspeicher Magnetische Speicher 6

7 Nehmen Sie an, unsere Ultra 5 Workstations haben Seitengrößen von 32 kb. (a) Wie groß wäre dann die Seitentabelle für jeden Prozess? Gehen Sie davon aus, daß in jedem Eintrag der Seitentabelle noch 6 Statusbits (z.b. dirty, referenced, write protected,...) für die Seite gespeichert werden. (b) Da oft mehr als 100 Prozesse gleichzeitig auf einen Server laufen, ist die in der Vorlesung beschriebenen Methode einer einstufigen Seitentabelle nicht praktikabel. Da die Seitentabelle genau wie der virtuelle Speicher viele ungenutzte Einträge enthält, bietet es sich an, eine hierarchische Seitentabelle zu implementieren. Die virtuelle Seitennummer wird in virtuelle Seitentabellennummer und -offset aufgeteilt. Der Offset ist 15 Bit lang und kann damit genau den Inhalt einer physikalischen Seite adressieren. In der obersten Hierarchieebene der Seitentabelle wird dann die virtuelle Seitentabellennummer einer Seite zugeordnet. In dieser befinden sich dann, mit dem virtuellen Seitentabellenoffset zugeordnet, die physikalischen Seitennummern. Wie groß ist die oberste Hierarchieebene der Seitentabelle (diese darf nicht auf die Festplatte ausgelagert werden)? 7

8 Bedingungen für die Ausstellung eines Übungsscheines: 1. Es müssen insgesamt 60% der Punkte aller Übungsblätter erreicht werden. 2. Es müssen mindestens 5 Übungsblätter bearbeitet werden. 3. Jeder, der eine Aufgabe zur Korrektur abgibt, muss in der Lage sein, diese in der entsprechenden Übungsstunde vorzurechnen! Wer dazu nicht in der Lage oder abwesend ist, bekommt für das gesamte Blatt keine Punkte. 4. Gruppenabgaben werden nicht gewertet (nur korrigiert). Gesamtpunktzahl Blatt: 24 Abgabetermin: Freitag, :00 im Kasten im 2. OG (vor Eingang Hapra) Institut für Technische Informatik, Pfaffenwaldring 47 8