Struktur und Operationsprinzip von Prozessoren

Transkript

1 Zentrum für Informationsdienste und Hochleistungsrechnen (ZIH) Struktur und Operationsprinzip von Prozessoren Sommersemester 2008 Zellescher Weg 14 Treffz-Bau (HRSK-Anbau) - HRSK 151 Tel (guido.juckeland@tu-dresden.de)

2 Ziel der Lehrveranstaltung Die Lehrveranstaltung "Struktur und Operationsprinzip von Prozessoren" vermittelt Übersichts- und Spezialwissen auf dem Gebiet aktueller Mikroprozessoren. Als sinnvolle Fortführung zu den Pflichtlehrveranstaltungen "Rechnerarchitektur I" und "Rechnerarchitektur II" des Grundstudiums sowie als Ergänzung zu den Lehrveranstaltungen des Hauptstudiums, insbesondere im Fachgebiet "Technische Informatik", behandelt die Lehrveranstaltung "Struktur und Operationsprinzip von Prozessoren" sowohl die Programmierschnittstelle als auch die Mikroarchitektur aktueller Mikroprozessoren unterschiedlicher Konzepte und Prozessorfamilien. Damit wird eine wichtige Grundlage für das Tuning sequentieller und paralleler Programme gelegt. Als Ausblick werden Entwicklungstendenzen in der Prozessorarchitektur dargestellt. Folie 2

3 Art und Umfang der Lehrveranstaltung Die Lehrveranstaltung "Struktur und Operationsprinzip von Prozessoren" wird in Form einer Vorlesung im Umfang von 2 Semesterwochenstunden vermittelt. Enthalten sind darin Teile, die zur Vertiefung des Wissens bei den Hörern Übungscharakter haben. Folie 3

4 Hilfsmittel zur Lehrveranstaltung Die Beschreibung der Lehrveranstaltung "Struktur und Operationsprinzip von Prozessoren" ist über folgende URL zugreifbar: Lehrveranstaltungsbeschreibung Gliederung der Lehrveranstaltung Folien zur Lehrveranstaltung Aufwendige Abbildungen und ausgewählte, umfangreichere Tafelbilder werden über das Internet angeboten: Zugriff auf die Folien zur Vorlesung mit Account und Password! Folie 4

5 Art des Abschlusses der Lehrveranstaltung Die Lehrveranstaltung "Struktur und Operationsprinzip von Prozessoren" kann wahlweise durch einen schriftlichen Leistungsnachweis im Zeitumfang von 60 Minuten in der letzten Lehrveranstaltung dieses Faches im Semester oder als Teil der mündlichen Fachprüfung Informatik I und Informatik II oder der mündlichen Fachprüfung in der gewählten Vertiefungsrichtung abgeschlossen werden. Folie 5

6 Gliederung der Lehrveranstaltung 1 Rechnerarchitektur-Definition nach Giloi 2 Vergleichskriterien unterschiedlicher Prozessorarchitekturen 2.1 Familienkonzept und Entwicklungslinien 2.2 Registersatz Registersatz bei CISC-Prozessoren Registersatz bei RISC-Prozessoren 2.3 Datentypen, Datenformate und Datenzugriff Datentypen, Datenformate und Datenzugriff bei CISC-Prozessoren Datentypen, Datenformate und Datenzugriff bei RISC-Prozessoren Folie 6

7 Gliederung der Lehrveranstaltung (Fortsetzung) 2.4 Adressierungsarten Adressierungsarten bei CISC-Prozessoren Adressierungsarten bei RISC-Prozessoren 2.5 Befehlsformate Befehlsformate bei CISC-Prozessoren Befehlsformate bei RISC-Prozessoren 2.6 Befehlsgruppen Befehlsgruppen bei CISC-Prozessoren Befehlsgruppen bei RISC-Prozessoren 2.7 Ausnahmeverarbeitung Ausnahmeverarbeitung bei CISC-Prozessoren Ausnahmeverarbeitung bei RISC-Prozessoren Folie 7

8 Gliederung der Lehrveranstaltung (Fortsetzung) 2.8 Varianten der Mikroarchitektur Phasenpipeline-Mikroarchitekturen Basispipeline-Mikroarchitekturen Underpipelined Mikroarchitekturen Superpipeline-Mikroarchitekturen Einsatz von Coprozessoren Superskalare Mikroarchitekturen Konflikte bei superskalaren Mikroarchitekturen Konflikte bei Verzweigebefehlen SIMD-Mikroarchitekturen VLIW-Mikroarchitekturen EPIC-Mikroarchitekturen Mikroarchitekturen mit Multithreading Folie 8

9 Gliederung der Lehrveranstaltung (Fortsetzung) 2.9 Cache- und Speicherorganisation 2.10 Busprotokoll Folie 9

10 Gliederung der Lehrveranstaltung (Fortsetzung) 3 MIPS-Befehlssätze und die Prozessoren R10000 sowie R Die SPARC-Architektur und die Prozessoren UltraSparc-II, -III, -IV, T1 5 Die POWER-Architektur und der Prozessor IBM Power4, 4+, 5 6 Die PowerPC-Architektur und darauf basierende Prozessoren 7 Der Intel-Befehlssatz IA-32 und Intel64 und ausgewählte Implementierungen 8 AMD-Befehlssatzerweiterungen und die Prozessoren AMD Athlon64 und Opteron 9 Der Befehlssatz Intel IA-64 und die Intel Itanium-Prozessoren 10 Die IBM Cell Broadband Engine Architecture und der Cell Processor 11 Zusammenfassung und Ausblick Folie 10

11 Literatur (Auswahl) A.S. Tanenbaum Computerarchitektur (5. Aufl.), Pearson Studium, 2006 J.L. Hennessy, D.A. Patterson Computer Architecture (4th ed., also 3rd ed.), Morgan Kaufmann, 2007 Th. Flik Mikroprozessortechnik (6. Aufl.), Springer, 2001 W.K. Giloi Rechnerarchitektur (2. Aufl.), Springer, 1993 Ch. Märtin Rechnerarchitekturen, Fachbuchverlag Leipzig, 2001 Dokumentation der jeweiligen Hersteller Folie 11