Konzepte zur lithographieunabhängigen Skalierung von vertikalen Kurzkanal-MOS-Feldeffekt- Transistoren und deren Bewertung.

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1 Konzepte zur lithographieunabhängigen Skalierung von vertikalen Kurzkanal-MOS-Feldeffekt- Transistoren und deren Bewertung Dissertation zur Erlangung des Grades eines Doktor-Ingenieurs der Fakultät für Elektrotechnik und Informationstechnik an der Ruhr-Universität Bochum von Thomas Schulz aus Datteln Bochum 2001

2 Für meine Eltern Dissertation eingereicht am: 18. Juni 2001 Tag der mündlichen Prüfung: 23. November 2001 Hauptreferent: Prof. Dr.-Ing. Ulrich Langmann Korreferent: Prof. Dr.-Ing. Wolfgang Krautschneider

3 VORWORT UND DANKSAGUNGEN Die vorliegende Arbeit ist durch eine Zusammenarbeit mit dem Lehrstuhl für elektronische Bauelemente (LEB) der Fakultät für Elektrotechnik und Informationstechnik der Ruhr-Universität Bochum (RUB) sowie der Abteilung Mikroelektronik (ME) der Zentralabteilung Technik (ZT) der Siemens AG und deren Nachfolgeabteilung Corporate Research (CPR) der Infineon Technologies AG in München im Zeitraum von November 1997 bis November 2001 entstanden. Sämtliche Arbeiten wurden hierbei in den Forschungslabors und in der Halbleiter-Fertigungslinie in München Perlach durchgeführt. Ich möchte mich an dieser Stelle herzlich für jede erhaltene Unterstützung sowohl von universitärer Seite als auch von Seiten der Siemens AG bzw. der Infineon Technologies AG bedanken. Mein Dank gilt in erster Linie Herrn Prof. Dr. U. Langmann für die Überlassung dieses sehr interessanten Themas und für die Unterstützung während der externen Promotion. Die gegenseitigen regelmäßigen Besuche und Diskussionen brachten viele Anregungen und zusätzliche Motivation, die sehr zum Gelingen dieser Arbeit beitrugen. Herrn Prof. Dr. W. H. Krautschneider (Technische Universität Hamburg-Harburg) danke ich für die freundliche Übernahme und sorgfältige Durchführung des Korreferates. Für die ausgezeichnete Betreuung dieser Arbeit vor Ort bin ich den Herren Dr. L. Risch, Dr. W. Rösner und Dr. T. Aeugle zu Dank verpflichtet. Die sehr gute Zusammenarbeit und die stete Bereitschaft zu vielfältigen und intensiven Diskussionen hat zum Erfolg dieser Arbeit wesentlich beigetragen. Desweiteren möchte ich mich bei A. Korbel, S. Mecking, Dr. S. Pindl, Dr. T. Pompl und E. Landgraf für zahlreiche Messungen und hilfreiche Diskussionen bedanken. Den Mitarbeitern der Abteilung Corporate Frontend (Halle 84) und der Analytik danke ich für ihre zuverlässige Arbeit. Unerläßlich war auch hier die sehr gute Unterstützung der Operateure und Prozeßingenieure in der Prozeßtechnik. Hier möchte ich mich besonders bei K. Bothe, M. Franosch, D. Hadawi, I. Janssen, J. Meraner, Dr. H. Schäfer, P. Scheibengruber, P. Schiller, K. Schober und P. Schon bedanken. Dank gilt auch allen anderen nicht namentlich erwähnten Mitarbeitern, Doktoranden, Diplomanden und Praktikanten für die freundschaftliche Zusammenarbeit. Abschließend danke ich meinen Eltern für die Förderung meines Bildungsweges.

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5 Inhaltsverzeichnis INHALTSVERZEICHNIS Kapitel 1 Einleitung Weiterentwicklung der Mikroelektronik im 21. Jahrhundert Ziele dieser Arbeit 6 1. Planare Double--MOSFETs 6 2. Vertikale Double--MOSFETs Aktuelle Forschungsprojekte Gliederung dieser Arbeit 9 Kapitel 2 Konzepte neuartiger MOS-Transistoren Die Referenz: Der konventionelle Bulk-MOSFET Herstellung eines Bulk-MOSFET Charakteristische Merkmale im Aufbau eines Bulk-MOSFET Grundlage für den Erfolg des Bulk-Konzeptes Skalierung nach der ITRS-Roadmap Roadmap-Trend Optimierungen auf der Schalterebene Funktionsprinzip eines MOSFET Definitionen der technologischen Kenngrößen Merkmale einer 0,18-µm-CMOS-Technologie (Stand der Technik) Definitionen der elektrischen Kenngrößen Elektrische Leistungsfähigkeit einer 0,1-µm-CMOS-Technologie Grenzen des konventionellen MOSFET-Konzeptes Vergleich zwischen Langkanal- und Kurzkanal-MOSFETs Allgemeine Maßnahmen zur Unterdrückung von Kurzkanaleffekten Kurzkanaleffekt (SCE, short channel effect) Barrierendegradation (DIBL, drain induced barrier lowering) Kanallängenmodulation (CLM, channel length modulation) Felddurchgriff (PT, punch through) Verdrahtungsproblem (interconnect crisis) Zusätzliche Maßnahmen zur Unterdrückung von Kurzkanaleffekten Weiterentwicklung zum GP-Konzept Grenzen der Bulk-Konzepte aufgrund von Dotierstofffluktuationen Schwankung aufgrund der Position der Dotierstoffatome Schwankung aufgrund der Anzahl der Dotierstoffatome im Kanalgebiet Anstieg der Einsatzspannung bei sehr hoher Dotierstoffkonzentration Einsatzspannungsschwankungen bei hergestellten MOSFETs Der potentielle Nachfolger: Der SOI-MOSFET Dünnschichttransistoren: Fully-Depleted (FD)-SOI Dickschichttransistoren: Partially-Depleted (PD)-SOI 32 i

6 Inhaltsverzeichnis 2.3 Das neuartige Konzept: Der DG-MOSFET Besondere Eigenschaften eines Double--MOSFET Aufbau Stromtreiberfähigkeit Kurzkanaleffekte Volumeninversion SOI-Vorteile steuerung und Einsatzspannung Der neuartige Ansatz: Der vertikale MOSFET Vergleich nach geometrischer Ausrichtung Vergleich nach Herstellung der Kanallänge Konzepte zur Herstellung des oxids vor dem Kanalgebiet Vergleich alternativer Barrieren: Bandgap Engineering Konzepte zur Begrenzung von parasitären Strompfaden Konzepte zur Vergrößerung der aktiven Siliziumfläche Bewertung der unterschiedlichen Double--Konzepte Technologie-Kriterien (Herstellung des Bauelments) Kanallängen-Definition Material im Kanalgebiet Kanalweiten-Definition Siliziumdicken-Definition Source/Drain-Definition Source/Drain-Selbstjustage Source/Drain-Kontakte Herstellung des Bottom--Kontakt Wafer-Typ Lage der Grenzflächen oxid-qualität Temperatur-Einfluß Kristallgitter-Ätzschäden Diffusions/Tunnel-Barrieren Bewertung aus technologischer Sicht Entwurfs-Kriterien (Optimierung des Bauelements) Kanallängen-Variation Kanalweiten-Variation Siliziumschichtdicken-Variation Bahn-Widerstände Überlapp-Kapazitäten /-Dejustage Bauelemente-Packungsdichte Kanallängen-Flöten Kanalweiten-Flöten Source/Drain-Symmetrie Besondere Parameter Parasitäres Kanten-Bauelement Substrat-Kontakt Bewertung aus schaltungstechnischer Sicht 54 ii

7 Inhaltsverzeichnis System-Kriterien (Funktion und Wirtschaftlichkeit des Bauelements) Preis-Leistungs-Verhältnis Elektrische Funktion Technologischer Aufwand Skalierbarkeit unter 50nm Lithographie-Kosten Wafer-Kosten Sonderprozesse CMOS-Aufwand Planar CMOS kompatibel Prozess-Komplexität Bewertung aus Sicht der System-Integration Gesamtbewertung Zusammenfassung 59 Kapitel 3 Prozess- und Bauelement-Simulation Prozesssimulation Motivation Simulatoren Quelltext Bauelementsimulation Transportmodelle Vergleich der Modelle DD und HD Halbleitergrundgleichungen Drift-Diffusions-Modell Hydrodynamisches Modell Bewertung der Modelle Geometrischer Aufbau der Simulationsstruktur Potentialverläufe GIDL Effekt Stromdichte und Elektronenverteilung Volumeninversion Ladungsträgerbeweglichkeit Vergleich eines vertikalen DG- mit einem planaren SG-MOSFET Simulationsergebnisse Kanallänge Kanaldotierung Siliziumschichtdicke oxiddicke materialaustrittsarbeit Feste Oxidladungen Zusammenfassung der Ergebnisse Vertikaler Double--MOSFET (Partially-Depleted) Vertikaler Double--MOSFET (Fully-Depleted) Vertikaler Double--MOSFET (Kanallänge auf 50nm skaliert) Vertikaler Double--MOSFET (undotierter Kanal und Midgap-) 88 iii

8 Inhaltsverzeichnis Kapitel 4 Technologische Herstellung Der Gesamtprozeß Epitaxie-Mesa (Epi) Definition der Kanallänge durch epitaktische Schichtabscheidung Vorteile und Nachteile der Epi-Mesa-Variante Implantation-Stufe (Sidewall) Definition der Kanallänge durch Stufenätzung und Implantation Vorteile und Nachteile Vertikaler Double- (DG) Vorversuch Vertikaler Double- mit Landing-Pad Vorteile und Nachteile Vertikaler Replacement- (VRG) Definition der Kanallänge durch Schichtabscheidung und Ausdiffusion Vorteile und Nachteile Besondere Einzel-Prozeßschritte Isolation Epitaxie Strukturierung der Siliziumstege Kristallorientierung der Siliziumstege und Mesen Aufwachsen des oxids Oxidwachstum auf unterschiedlichen Kristallorientierungen Verwendete Trocken- und Naß/Feucht-Oxide Oxidwachstum bei unterschiedlicher Dotierung Zerlaufen der Dotierstoffprofile während der Oxidation Definition der -Elektrode durch Polysiliziumspacer Abscheidung von amorphen/polykristallinem Silizium als -Elektrode Ätzung des amorphen/polykristallinen Siliziums Source/Drain Implantation und Temperung Kontaktierung 129 Kapitel 5 Elektrische Charakterisierung Der Meßaufbau Die Meßergebnisse Zur Epitaxie-Mesa (Epi)-Variante Beschreibung eines vertikalen MOSFET mit L=130nm und t OX=3nm MOSFET mit L=90nm und t OX=3nm MOSFET mit L=130nm und t OX=4,7nm MOSFET mit L=130nm und t OX=5nm Steilheit Steuerkapazität und Inversionsladungsträgerdichte Effektive Beweglichkeit und Feldeffektbeweglichkeit Figure of Merit (FOM) Modellierung der Epi-Variante HF-Charakterisierung 142 iv

9 Inhaltsverzeichnis Zur Implantation-Stufe (Sidewall)-Variante Beschreibung eines MOSFET mit L=100nm und N A=1E18cm MOSFET mit L=50nm und N A=1E18cm MOSFET mit L=50nm und N A=7E18cm Einsatzspannungsverschiebung aufgrund von QME Zur Vertikalen Double- (DG)-Variante Vergleich von Meßergebnissen und Simulationsergebnissen Zusammenfassung 156 Kapitel 6 Versuch einer Darstellung und Bewertung möglicher Anwendungen Logikbausteine AND- und OR-Verknüpfung NAND-Verknüpfung Speicherbausteine Dynamisches RAM (DRAM) Statisches RAM (SRAM) Negative Differential Resistance SRAM (NDR-SRAM) Elektrisch Programmierbares ROM (EPROM) Programmierbares ROM (PROM) Phase-State Low Electron number Drive Memory (PLEDM) Hoch-Volt/Leistungs-MOSFETs Vertikaler Hoch-Volt-Transistor für Flash-EPROMs Vertikaler Leistungs-MOSFET (CoolMOS TM ) Optoelektronische Bausteine Fotodiode Charge Coupled Device (CCD) 178 Kapitel 7 Zusammenfassung und Ausblick Zusammenfassung Ausblick 182 v

10 Inhaltsverzeichnis Anhang 183 A : Grundgleichungen Fermipotential Bulk-Source/Drain (pn)-übergang Kapazitäten Widerstände Flachbandspannung Effektives E-Feld und effektive Beweglichkeit nach der Matthiessen Regel 188 B : Ansätze zur analytischen Beschreibung von Double--MOSFETs 189 B.1 Die Einsatzspannung V th (threshold voltage) Bulk SOI Double Surrounding- 190 B.2 Die Unterschwellsteigung S (subthreshold slope) Bulk Double- 193 B.3 Der Treiberstrom I ON (drive current) Bulk Double- 194 B.4 Der Leckstrom I OFF (leakage current) Bulk Double Band-zu-Band-Tunneln 196 C : Lithographie 202 D : Fowler-Nordheim-Tunneln 203 E : Bauelementeverzeichnis 204 F : Planare Double--MOSFETs 206 F.1 PlaneFET 206 F.2 Weitere planare Double--MOSFETs 210 G : Testchip G Literaturverzeichnis 212 Verzeichnis eigener Publikationen 225 Veröffentlichungen in Journalen und auf Konferenzen 225 Patentanmeldungen 226 vi

11 Abkürzungsverzeichnis SYMBOLE UND ABKÜRZUNGEN a Gitterkonstante (lattice constant) [Angstroem] A = F allgemeine Fläche [µm 2 ] b = W Kanalbreite (channel width) [µm, nm] C allgemeine Kapazität [As V -1 m -2 ] COX spezifische Kapazität der Oxidschicht [As V -1 m -2 ] CSi=Cdep=CRLZ spezifische Kapazität der RLZ im Si [As V -1 m -2 ] D d dox = tox drlz= wrlz Diffusionskonstante (diffusion coefficient) [cm 2 /s] allgemeiner Abstand oder Dicke [µm, nm] Dicke des oxids [µm, nm] Dicke der RLZ [µm, nm] e Elementarladung [1.6*10-19 C] E = W Energie (energy) [ev] E allgemeines Elektrisches Feld (electric field) [V/cm] EC = EL untere Leitungsbandkante (conduction band) [ev] EF Fermienergieniveau (Fermi energy level) [ev] EGap = E Energielücke (energy bandgap) [Silizium 1.12 ev] obere Valenzbandkante (valence band) [ev] EV f fmax ft G gm ID allgemeine Frequenz (frequency) [Hz] maximale Schwingfrequenz des Transistors (Oszillation) [Hz] Transitfrequenz [Hz] Leitwert [S] (Steuer)-Steilheit (mutual transconductance) [S] Ausgangsstrom, Drainstrom (drain current) [A] k Kennlinien-Konstante k Geometriefaktor kb Boltzmannkonstante [1.381*10-23 JK -1 ] L m Kanallänge (channel length) [µm, nm] Masse (mass) [kg] vii

12 Abkürzungsverzeichnis n Konzentration freier Elektronen (density of free electrons) [cm -3 ] ni Eigenleitungskonzentration (intrinsic density) [cm -3 ] N Dotierstoffkonzentration (doping concentration) [cm -3 ] NA Akzeptorkonzentration (Acceptor impurity density) [cm -3 ] ND Donatorkonzentration (Donor impurity density) [cm -3 ] NL = NC effektive Zustandsdichte (Leitungsband) [cm -3 ] NV effektive Zustandsdichte (Valenzband) [cm -3 ] p Konzentration freier Löcher (density of free holes) [cm -3 ] P Druck (pressure) [N/m 2 ] q Elementarladung [1.6*10-19 C] Q allgemeine Ladung (charge) [C] QGa (Metall/Polysilizium) ladung Qis positive Ionenladung (Na / Ka) im Isolator QIm Implantationsladung QKa Kanalladung ( = QÜ Überschußladung) QSu = QB Substratladung ( = QAk bzw. QDo ) Oxidladung (surface states = Oberflächenzustände) QSS R RS = R G RK RSp RL S = SS Sij t T V VD = VDBi VDB VDD VDS VDS,SAT VFB VGB VGD VGS Widerstand (resistance) [Ω] Schichtwiderstand [Ω/G] Kontaktwiderstand [Ω/Kontaktloch] Spreadingwiderstand [Ω] Lastwiderstand [Ω] Unterschwellsteilheit (subthreshold slope / swing) [mv/strom-dekade] Kleinsignal-Streuparameter Zeit (time) [s] absolute Temperatur (temperature) [K] Spannung (voltage) [V] Diffusionsspannung eines pn-übergangs (built in) Drain-Substrat (bulk) Spannung Versorgungsspannung (power supply) Drain-Source Spannung Sättigungs- / Abschnür-Spannung Flachbandspannung (flat band) -Substrat (bulk) Spannung -Drain Spannung -Source Spannung viii

13 Abkürzungsverzeichnis VHL VK VKa = V(y) VOX VSB VS = VSu VPT Vth v W WD WRLZ WS xd = xj xi XSi xs = xj Halbleitersubstratspannung / Bandverbiegung Kontaktspannung (Metall-HL) bzw (HL-HL) Kanalspannung Oxidspannung Source-Substrat (bulk) Spannung Spannung über der Verarmungszone (RLZ) Durchgreifspannung (punch through) Schwellen- / Einsatzspannung (threshold) Teilchengeschwindigkeit (carrier velocity) [cm/s] Weite, Dicke [µm, nm] Dicke/Tiefe der RLZ am Drainrand [µm, nm] Dicke/Tiefe der RLZ im Subgatebereich [µm, nm] Dicke/Tiefe der RLZ am Sourcerand [µm, nm] Tiefe der Drainwanne [µm, nm] Kanaltiefe (channel depth [µm, nm] Elektronenaffinität des Silizium [ev] Tiefe der Sourcewanne [µm, nm] γ Substratsteuerfaktor [V 1/2 ] ε0 Dielektrizitätskonstante im Vakuum (permittivity) [8.854 *10-12 AsV -1 m -1 ] εox relative Dielektrizitätskonstante von SiO2 (insulator permittivity) [=3.9] εr allgemeine relative Dielektrizitätskonstante εsu = εsi relative Dielektrizitätskonstante von Si (semiconductor permittivity) [=11.8] λ Wellenlänge (wavelength) [µm] λ Kanallängenverkürzungsfaktor [V -1 ] ν allgemeine Frequenz (frequency) [Hz] µn Elektronenbeweglichkeit (electron mobility) [cm 2 V -1 s -1 ] µp Löcherbeweglichkeit (hole mobility) [cm 2 V -1 s -1 ] ρ spez. Widerstand (resistivity) [Ωcm] Φ ΦF ΦHL ΦM ΦMS ΦSS Barrierenhöhe (barrier height) [V] Fermipotential [V] HL - Austrittsarbeit (work function) [V] Metall - Austrittsarbeit (metal work function) [V] Kontaktspannung zwischen Metall und Halbleiter [V] Kontaktspannung zwischen zwei Halbleitern [V] ix

14 Abbildungsverzeichnis ABBILDUNGSVERZEICHNIS Langfristige Wirtschaftszyklen der Neuzeit nach 1800 [VDE95] Abstraktionsebenen integrierter Schaltungen im Y Diagramm [Brück93] Minimale Strukturabmessungen und DRAM-Generationen im Laufe der Zeit Engpässe und mögliche Lösungen auf der technologischen Entwurfsebene Evolution und mögliche Weiterentwicklung des MOSFET Aktuelle Forschungsprojekte zu vertikalen bzw. Double--MOSFETs Vereinfachter Prozeßablauf zur Herstellung eines Bulk -MOSFET Steuerkennlinie eines MOSFET und logische Zustandsdefinition Die wichtigsten technologischen Parameter Stand der Technik Die wichtigsten elektrischen Parameter Gewünschte elektrische Eigenschaften eines MOSFET mit 100nm Kanallänge Skalierung (Strukturverkleinerung) um den Faktor α [Dennard74] Steuer- und Ausgangskennline eines Langkanal-MOSFET Steuer- und Ausgangskennline eines Kurzkanal-MOSFET Lang- und Kurzkanaltransistoren einer Technologiegeneration Der charakteristische Verlauf des SCE-Effektes wird als "Roll off" bezeichnet Der Bandverlauf zeigt die Barrierenerniedrigung bei kürzeren Kanallängen Verschiebung der Einsatzspannung in Abhängigkeit von der Drainspannung Effektive Verkürzung der Kanallänge um L Kanallängenmodulation im Ausgangskennlinienfeld Drain-Source-Felddurchgriff (punch through) Drain-RLZ und Durchbruchspannungen bei homogener Kanaldotierung NA Verdrahtungsproblem (interconnect crisis) Notwendige technologische Zusatzmaßnahmen zur Strukturverkleinerung Einfluß einzelner Dotierstofatome auf den Potentialverlauf im Kanal Standardabweichung der Einsatzspannung Diskrete Dotierstoffverteilung in einem Kurzkanaltransistor Einsatzspannungsverschiebung bei MOSFETs [Ma00, Schulz00] Histogramm der Einsatzspannung und Steuerkennlininen vertikaler MOSFETs Vergleich der Bänderdiagramme : 1. Bulk, 2. PD-SOI, 3. FD-SOI Unterschiedliche Betriebsbereiche eines Dünnschicht SOI n-kanal MOSFET Vergleich der elektrischen Feldlinien der verschiedenen Transistorkonzepte: Bänderdiagramm eines Double--MOSFET MOSFET-Grundtypen aus geometrischer Sicht Vergleich nach Herstellung der Kanallänge Konzepte zur Herstellung des oxids vor dem Kanalgebiet Schematische Darstellung des Facettenwachstums bei selektiver Epitaxie Vergleich alternativer Potentialbarrieren Vergleich von pn-, Hetero- und Tunnel-Übergang Begrenzung von parasitären Strompfaden im Bulk durch SOI- und DG-Konzepte Konzepte zur Vergrößerung der aktiven Siliziumfläche. x

15 Abbildungsverzeichnis Die drei Double--Grundtypen Unterschiedliche Ansätze zur Definition der Kanallänge L Abhängigkeit der MOSFET-Konzepte von Lithographie und Kanaldotierung Mögliche Fortsetzung der Evolution der MOSFET-Architektur Ausschnitte aus einem Quelltext zur Steuerung des Prozesssimulators ATHENA Vergleich der Transportmodelle DD und HD bei einem fully depleted (FD) FET Vergleich der Modelle DD und HD bei einem partially depleted (PD) FET Floating body Effekte bei hohen Kanaldotierungen (HD-Modell) Querschnitt eines simulierten Bauelements Potentialverläufe des DG-MOSFET in unterschiedlichen Betriebszuständen Potentialverläufe des DG-MOSFET bei unterschiedlichen spannungen Stromdichte bzw. Elektronenverteilung im DG-MOSFET Elektronenverteilung im DG-MOSFET mit dünnen Siliziumstegen Elektronenbeweglichkeit im DG-MOSFET Vergleich eines vertikalen Double mit einem planaren Bulk MOSFET Steilheit und Ausgangsleitwert des vertikalen Double--MOSFET Grenzfrequenzen des vertikalen Double--MOSFET Einfluß unterschiedlicher Kanallängen auf das Bauelement Einfluß unterschiedlicher Kanaldotierungen auf das Bauelement Einfluß unterschiedlicher Siliziumschichtdicken auf das Bauelement Übergang vom vollständig zum teilweise verarmten Bauelement Einfluß unterschiedlicher oxiddicken auf das Bauelement Einfluß unterschiedlicher Austrittsarbeiten des materials auf das Bauelement Einfluß unterschiedlicher fester Oxidladungen auf das Bauelement Vertikaler Double--MOSFET (partially depleted) Vertikaler Double--MOSFET (fully depleted) Skalierter MOSFET Alternativer skalierter MOSFET mit undotiertem Kanalgebiet und Midgap Der Prozessablauf zur Herstellung vertikaler EPI-Mesa-MOSFETs Unterschiedliche Darstellungen zur Epi-Mesa-Variante Vor- und Nachteile der Epi-Mesa-Variante Prozessablauf zur Implantations-Variante Unterschiedliche Darstellungen zur Implantations-Variante Der Prozessablauf zur Herstellung vertikaler Stufen-MOSFETs Aspekte zur Herstellung vertikaler Seitenwand MOSFETs Prozessablauf des Vorversuchs zur Double--Variante Prozessablauf zur vertikalen Double--Variante Prozessablauf zur vertikalen Double--Variante Vorteile und Nachteile zur vertikalen Double Variante Prozessablauf zum Vertical Replacement--MOSFET Prozessablauf zum Vertical Replacement--MOSFET TEM Bild eines 100nm VRG MOSFET mit einem 6nm dicken oxid Vorteile und Nachteile des VRG-Konzeptes. xi

16 Abbildungsverzeichnis STI-Isolation und Vergleich von planaren und vertikalen Layout Verschiedene REM-Bilder zu Vorversuchen zur Si-Steg-Ätzung Orientierung einer vertikalen Mesa auf dem Wafer Betrachtung der unterschiedlichen Kristallorientierungen im Siliziumgitter Darstellung einer vertikalen Mesa aus atomistischer Sicht Oxidwachstum auf unterschiedlichen Kristallorientierungen SIMS-Dotierstoffprofile des pkanal EPI-MOSFET und des nkanal SidewallFET TEM-Darstellungen der Oxidgrenzfläche bei der EPI-Variante Messungen zur Bestimmung der Eigenschaften des Bauelements Meßaufbau zur elektrischen Charakterisierung der Transistoren Kennlinien eines p-kanal MOSFET (Epi-Variante) mit 130nm Kanallänge Kennlinien eines p-kanal MOSFET (Epi-Variante) mit 90nm Kanallänge Kennlinien zur Epi-Variante. Vergleich der Oxiddicken Kennlinien zur Epi-Variante. Vergleich der Steilheiten Ersatzschaltbild zur Epi-Variante HF-Charakterisierung zur Epi-Variante Kennlinien eines 100nm n-kanal MOSFET (Implantations-Variante) Kennzahlen eines 50nm n-kanal MOSFET mit geringer Kanaldotierung Kennzahlen eines 50nm n-kanal MOSFET mit hoher Kanaldotierung Erhöhung der Einsatzspannung durch quantenmechanische Effekte Kennlinien zur Implantations-Variante. Unterschiedliche Kanaldotierung Kennlinien zur DG-Variante. NMOSFET mit 250nm Kanallänge Kennlinien zur DG-Variante. NMOSFET mit 70nm Kanallänge Vergleich von Messung und Simulation Vergleich von Messung und Simulation nach dem Anpassen der Tunnelfläche Double--MOSFETs als ODER- bzw. AND-Gatter Vertikale Double--MOSFETs in einem NAND-Gatter Die Evolution einer DRAM-Zelle Die DRAM-Grundtypen Stapel und Graben Ausführung einer SRAM-Zelle mit vertikalen Double--MOSFETs Neues SRAM-Konzept mit vertikalen MOSFETs Vorschlag eines EPROM mit vertikalen MOSFETs nach [Pein93] PROM in ROS TM -Technologie[Bertagnolli96] Weiterentwicklung von DRAM bzw. EPROM zu Einzelelektronenspeicher REM-Bild eines vertikalen MOSFET für ein Hoch-Volt-Flash [Landgraf00] Weiterentwicklung von Hoch-Volt-MOSFETs [Deboy99] Integrierter Farbfilter/Sensor mit vertikalen Fotodioden [Schulz99] CCD mit vertikalen Siliziumstegen. A.1 Das Fermipotential in Abhängigkeit von der Kanaldotierung. A.2 Das Built-in Potential und die Weite der Source/Drain-Raumladungszone. A.3 Die Weite der Raumladungszone am. A.4 Kontakt- und Schichtwiderstand in Abhängigkeit von der Kanaldotierung. A.5 Die Flachbandspannung in Abhängigkeit von der Kanaldotierung. A.6 Das effektive E-Feld und die Beweglichkeit in Abhängigkeit von NA. xii

17 Abbildungsverzeichnis B.1 Vergleich der Einsatzspannung der Konzepte in Abhängigkeit von NA,D. B.2 Vergleich von Bulk- und Double--Konzept im MOS-Kondensator-Modell. B.3 Abhängigkeit der Unterschwellsteigung von der Kanaldotierung. B.4 Band-zu-Band-Tunneln unter Annahme einer dreieckigen Potentialbarriere. B.5 Verringerung der Bandlücke bei zunehmender Dotierung. B.6 Elektrische Feldstärke am pn-übergang. B.7 Band-zu-Band-Tunneln. B.8 Vergleich der Messungen und Rechnungen zum Band-zu-Band-Tunneln. B.9 Band-zu-Band-Tunnelströme sind nicht von der Temperatur abhängig. C.1 Lithographie: sub wavelength gap. D.1 Bestimmung der oxiddicke anhand der Tunnelströme. E.1 Bauelementeverzeichnis Teil 1. E.2 Bauelementeverzeichnis Teil 2. E.3 Bauelementeverzeichnis Teil 3. F.1 Die wichtigsten Prozessschritte bei der Herstellung eines PlaneFET. F.2 Layout und dreidimensionale Ansicht zweier Prozessschritte. F.3 TEM Querschnitte eines planaren Double--MOSFET. F.4 Steuer- und Ausgangskennlinien eines planaren Double--MOSFET. F.5 REM-Aufnahmen zur Herstellung eines planaren DG-MOSFET [Wong97]. G.1 Testchip G1885. xiii

18 Tabellenverzeichnis TABELLENVERZEICHNIS Ausgewählte Daten aus der SIA/ITRS-Roadmap Abnahme der Dotierstoffatome im Kanal bei verkleinerten Transistoren mit konstanter Dotierstoffkonzentration von 1E18 cm Elektrische Kenngrößen der drei Grundtypen aus geometrischer Sicht Elektrische Kenngrößen der vertikalen Konzepte SGT und VRG Elektrische Kenngrößen von VFET, VOXFET und VΦT Elektrische Kenngrößen von Konzepten mit alternativen Potentialbarrieren Elektrische Kenngrößen von vertikalen Double--MOSFETs Bewertung nach Technologie-Kriterien Bewertung nach Entwurfs-Kriterien Bewertung nach System-Kriterien Gesamtbewertung Elektrische Kennzahlen für unterschiedliche Kanallängen Zunahme des DIBL-Effektes VDS=1,5V) bei abnehmender Kanallänge Elektrische Kennzahlen für unterschiedliche Kanaldotierungen Weite der Raumladungszone für Single-- und Double--MOSFETs Elektrische Kennzahlen für unterschiedliche Siliziumstegdicken Elektrische Kennzahlen für unterschiedliche oxiddicken Elektrische Kennzahlen für unterschiedliche Austrittsarbeiten des s Verschiedene materialien mit den verwendeten Austrittsarbeiten Elektrische Kennzahlen für unterschiedliche feste Ladungen im Oxid Eigenschaften unterschiedlicher Kristallorientierungen Orientierung der 4 offenen Bindungen pro Siliziumatom (4-wertig) Spezifische Widerstände und Temperaturen verschiedener Materialien Kennzahlen eines p-kanal MOSFET (Epi-Variante) mit 130nm Kanallänge Kennzahlen eines p-kanal MOSFET (Epi-Variante) mit 90nm Kanallänge Kennzahlen zur Epi-Variante. Vergleich der Oxiddicken Steuerkapazität und Inversionsladungsträgerdichte zur Epi-Variante Ladungsträgerbeweglichkeiten zur Epi-Variante Kennzahlen der Kurzkanaleffekte zur Epi-Variante Kennzahlen eines 100nm n-kanal MOSFET (Implantations-Variante) Kennzahlen eines 50nm n-kanal MOSFET mit geringer Kanaldotierung Kennzahlen eines 50nm n-kanal MOSFET mit hoher Kanaldotierung Kennzahlen zur DG-Variante. NMOSFET mit 250nm Kanallänge Kennzahlen zur DG-Variante. NMOSFET mit 70nm Kanallänge. 6.1 Mögliche Anwendungen mit vertikalen MOSFETs Kondensator-Dielektrika und zukünftige Ferroelektrika. B.1 Vergleich der Messungen und Rechnungen zum Band-zu-Band-Tunneln. xiv

19 Glossar GLOSSAR Begriffe Abb. AC AFM Al, Alu AP ARC AsH3 ASIC Athena Atlas B B2H6 BE BEOL BEST BICMOS bias BJT BPSG Body BMBF BSIM3v3 Bulk CAM Cadence CCD CD Charge CLM CMOS CMP CV - Messung CVD Erläuterung Abbildung alternating current, Wechselstromfall, dynamischer Betrieb atomic force microscope Aluminium, bzw. gesputterte Leitbahn (Al Si1% Cu1%) Luftdruck (atmospheric pressure) antireflective coating Arsin, zur in-situ Dotierung epitaktisch aufgewachsener Schichten application specific IC Athena Framework (physikalischer, 2-dim. Prozeßsimulator von Silvaco) Atlas Framework (Bauelementsimulator von Silvaco) Substrat (bulk/body) Diboran, zur in-situ Dotierung epitaktisch aufgewachsener Schichten Bauelement back end of line buried strap, DRAM-Zellenvariante kombinierte Bipolar- und CMOS-Technologie allgemeiner Fehlerausgleich, elektrische Vorspannung Bipolartransistor (bipolar junction transistor) Bor-Phosphor-Silikat-Glas Substrat in der Nähe des Inversionskanals Bundesministerium für Bildung, Wissenschaft, Forschung und Technologie MOSFET-Modell der Universität Berkeley für Kurzkanaltransistoren (Berkeley short channel isolated gate field effect transistor model, version 3v3) Substrat, Grundschicht der Siliziumscheibe computerunterstütztes Fertigen (Computer Aided Manufacturing) Cadence Framework, Layouteditor für den Maskenentwurf Ladungsverschiebungs-Bauelement (Charge Coupled Device) critical dimension Prozeßdurchlauf mit einem LOS (= 24 oder 25 Scheiben) Kanallängenmodulation (channel length modulation) Complementary MOS chemical mechanical polishing, Politur - Verfahren zur Planarisierung Messung einer Kapazität in Abhängigkeit von der Spannung chemical vapour deposition, Gasphasenabscheidung D DC Dek delta-shaped-doping Devedit DG DIBL Drain direct current, Gleichstromfall, statischer Betrieb Dekade Dotierung mit sehr kleinen Dotierschichtdicken Structure Editor, zur schnellen Modifizierung von Simulationsdaten double gate, neuartiges Transistorkonzept drain induced barrier lowering, draininduzierte Barrierenerniedrigung xv

20 Glossar Die DRAM DRC Drive-in DT EDX EEPROM ELO Epi ERC ESB ex-situ F FD FEOL floatet FOX FRAM G GAT GC GIDL GOX GPIB GSG gap H2 H3PO4 HCl HF HF HiPOx HL HP HEMT IC IEEE IHP ILP IMD IMOX in-situ IRS ISI IT I/O prozessierte Halbleiterplättchen (= unverpackter Chip) dynamic RAM design rule check Eindiffusion deep trench Energie Dispersive X-Ray Analyse (REM-Zusatz zur Probenanalyse) electrically erasable PROM epitaxial layer owergrowth Epitaxie electrical rule check elektrisches Ersatzschaltbild Dotierung nach der Schichtherstellung durch Implantation oder Diffusion Minimalmaß = MFS Fully Depleted, vollständig an Majoritätsladungsträgern verarmte RLZ front end of line (isolierter) Bereich, der nicht an definierte(spannungs-)pegel gekoppelt ist field oxide ferroelectric RAM gate all around transistor gate conductor gate induced drain leakage gate oxide General Purpose Interface Bus Ground-Signal-Ground Kontaktanordnung Bandlücke elementarer Wasserstoff Phosphorsäure, Ätzmittel für Nitridschichten (T=155 C) Salzsäure, Prozeßgas zur Verhinderung von Keimbildung der SEG Flußsäure, Ätzmittel für Oxidschichten Hochfrequenz (wet) High Pressure Oxidation (T=600 C, p=10 6 Pa) Halbleiter Hewlett-Packard high electron mobility transistor Integrierte Schaltung (integrated circuit) Institute of Electrical and Electronics Engineers Institut für Halbleiterphysik, Frankfurt/Oder inter level dielectric inter metal dielectric inter metal oxide Dotierung in der Gasphase (während der Schichtabscheidung) Infrarot-Spektroskopie (Probenanalyse auf organische Verbindungen) Institut für Schicht- und Ionentechnik, Jülich isolation trench Input / Output - Eingang / Ausgang xvi

21 Glossar KL KLK LDD LEB LED LOCOS log LTO LPCVD Kontaktloch Kontaktloch-Kette lightly doped drain, ist eine Anti - Hot Electron Dotierung Lehrstuhl für Elektronische Bauelemente, Ruhr-Universität Bochum Leuchtdiode (Light Emitting Diode) local oxidation of silicon dekadischer Logarithmus low temperature oxide low pressure CVD, Niederdruckgasphasen-Abscheidung Main Stream Diejenige Technologie, welche am meisten eingesetzt wird. Der Standard. MESA Materialsteg, Schichtstapel, Substraterhöhung MBE Molekularstrahlepitaxie (molecular beam epitaxy) MFS minimum feature size (Lithographisches Minimalmaß = F) MLM multi level metal MODFET modulation doped FET = HEMT MOS metal - oxide - semiconductor, Metall-Oxid-Halbleiter Struktur MOSFET MOS - Feldeffekt Transistor N2 n-channel/-kanal n-dotiert Ni NMOS NWA OF ONO OXIS PC p-channel/-kanal p-dotiert PD PECVD PEDAC PH3 PLISE PLED PMOS Poly (-Silizium) Polycide PROM PT QME RAM elementarer Stickstoff P-Wannen-Technik, npn-transistor, nmos Elektronenleitung Nitrid N-Kanal MOSFET - Technologie Netzwerkanalysator Oberfläche oxide nitride oxide, Speicherdielektrikum für DRAM Oxidwallisolierte Technologie Personal Computer N-Wannen-Technik, pnp-transistor, pmos Löcherleitung Partially Depleted, teilweise verarmte RLZ plasma enhanced chemical vapour deposition Professionelle Erstellung von Durchlaufplänen in Silizium mit automatischer Aufbereitung im CAM-System Posphin, zur in-situ Dotierung epitaktisch aufgewachsener Schichten Post Low energy Implanting Selective Epitaxie planar localised electron device, vertikale Transistorvariante von Hitachi P-Kanal MOSFET - Technologie polykristallines Silizium (Abscheidetemperatur T= C) Poly-Silizium und Silizide, (Polyzid) Programmable ROM punch through, Drain-Source-Felddurchgriff Quanten-Mechanische-Effekte random access memory, Speicher mit wahlfreiem Zugriff xvii

22 Glossar REM RF RIE RLZ ROM RSCE RTA RTO RTP RUB S S-Parameter S/D Wannen SACOX SAG SALICIDE SCBE SCE SEG selfaligned SEM SGT Si SiH4 SiH2Cl2 SiHCl3 SiO2 Si3N4 Silicide Silvaco SIMOX SIMS SMU SOS SOI Spacer SPICE SRAM SSR STI STM Strox TEM TEOS TiSi TLM Tonyplot trench Raster-Elektronen-Mikroskop radio frequency = Hochfrequenz Reaktives Ionen ätzen (reactive ion etching) Raumladungszone, Verarmungszone read only memory reverse short channel effect Kurzzeittemperung (rapid thermal annealing) rapid thermal oxidation rapid thermal processing Ruhr-Universität Bochum Source Kleinsignal Streu-Parameter Source / Drain Wannen oder Inseln sacrificial oxide, Opferoxid Siemens Aktiengesellschaft selfaligned Silicide, Salizid Substrateffekt (substrate current induced body effect) Kurzkanaleffekt (short channel effect) selective epitaxial grown, Selektives epitaktisches Wachstum (T=800 C) selbstjustierend Scanning-Elektronen-Mikroskop, (=REM) surrounding gate transistor monokristallines Silizium (T= C), amorphes Silizium (T<600 C) Silan, Prozeßgas zur Abscheidung von Silizium Dichlorsilan, Prozeßgas zur Abscheidung von Silizium Trichlorsilan, Prozeßgas zur Abscheidung von Silizium Siliziumdioxid (kurz :Oxid) Siliziumnitrid (kurz: Nitrid) Metallegierung Silvaco International Inc., Santa Clara separation by implantation of oxygen secondary ion mass spectroscopy source measure unit silicon on sapphire silicon on insulator Abstandhalter simulation programme with integrated circuit emphasis static RAM Super steep retrograde shallow trench isolation, Grabenisolation scanning-tunneling-microscope Streuoxid transmission electron microscope, Transmissions-Elektronen-Mikroskop Tetraethylorthosilikat Si(OC2H5)4,Prozeßgas zur Abscheidung von SiO2 Titansilizid Transmission Line Measure (TEM-Teststruktur) Visualization Tool, zur graphischen Darstellung von Simulationsdaten Graben, tiefes Loch xviii

23 Glossar UHV VAHMOS VPDB VΦT via VLSI VNANOFET VNANOMOS VOXFET VRG W Wafer ZT ME Ultra Hoch Vakuum vertical advanced heterojunction MOS, Transistorvariante des IMEC-Instituts vertical planar doped barrier, δ-dotierte Schicht vertical Φ-shaped transistor Kontaktloch Very Large Scale Integration Vertikaler Nanometer Feldeffekttransistor Forschungsprojekt im BMBF-Forschungsschwerpunkt Nanoelektronik auf Si vertikale Transistorvariante des ISI Vertical Replacement, vertikale Transistorvariante von Lucent/Bell Labs elementares Wolfram (tungsten) Siliziumscheibe Zentralabteilung Technik Mikroelektronik der Siemens AG, München xix

24 xx Glossar

25 Kapitel 1: Einleitung Kapitel 1 EINLEITUNG 1.1 Weiterentwicklung der Mikroelektronik im 21. Jahrhundert Mit dem großen Erfolg der Mikroelektronik und der Computertechnologie im auslaufenden 20. Jahrhundert ist die Halbleiterindustrie zu einer Schlüsselindustrie der modernen Volkswirtschaften geworden. Am Anfang des 21. Jahrhunderts wird der Einfluß der Informations- und Kommunikationstechnologien auf unsere Gesellschaft weiter zunehmen und zu den dominierenden Technologien der derzeitigen industriellen Epoche aufsteigen (Bild 1.1.1, siehe Pfeil). Durch die Entwicklung einer neuen Informationsinfrastruktur, die einerseits von der Hard- und Software der Kommunikationssysteme und andererseits von den damit arbeitenden Menschen mit ihrer persönlichen Erfahrung geschaffen wird, entsteht eine vernetzte, auf Information und Wissen basierte Gesellschaft [Weinerth90]. Die sogenannte Informationsgesellschaft benötigt komplexe elektronische Verarbeitungssysteme, die Sprache, Schrift und Bilder schnell und global verfügbar machen. Diese Anforderung steigert die Nachfrage nach schnellen, zuverlässigen und preiswerten Bauelementen auf Halbleiterbasis mit niedrigem Leistungsverbrauch. Textil / Dampfmaschine Stahl / Eisenbahn Elektrizität/ Chemie Öl / Automobil Halbleiter / Information & Kommunikation DNA / Bio & Nano Massenproduktion Transport Energie Mobilität Wissen Gesundheit ?? Auslaufphase Sättigungsphase Wachstumsphase Startphase Wirtschaftsperioden (Kondratieff-Zyklen) Rohstoff / Technologie Gesellschaftsinnovation Bild Langfristige Wirtschaftszyklen der Neuzeit nach 1800 [VDE95]. Um die Entwicklung der Informationstechnologien auf der Basis von integrierten elektronischen Schaltungen weiterzuführen, sind Fortschritte auf allen Ebenen, vom einzelnen Bauelement über Grundschaltungen bis hin zum Netz- und Systementwurf notwendig. Die Komplexität solcher Systeme setzt eine Entwurfsmethodik mit mehreren Abstraktionsebenen und definierten Schnittstellen voraus. 1

26 Kapitel 1: Einleitung Systemebene CPU RAM I/O Adress / Data / Control Algorithmische Ebene IF (A=TRUE) THEN B := B + 1 ELSE B := B - 1 END IF Funktionale Sicht Spezifikation Algorithmen Datenfluß Boole sche Gleichungen Differentialgleichungen Systemebene Algorithmische Ebene Register-Transfer - Ebene Logik/Gatter- Ebene Schaltkreisebene Schalterebene Strukturelle Sicht Blöcke, CPU Objekte, Bus Module, Register Gatter, Leitungen Transistoren Masken / Polygone Logik/Gatter- Ebene 1 R Q >1 S Q & Schaltkreisebene V DD V DD U E U X U A Register-Transfer - Ebene 4 RAM Register ROM ALU Mux Y - Diagramm (nach Gajski 1983) Der Entwurfsprozeß von elektronischen Systemen durchläuft verschiedene Abstraktionsebenen Basiszellen Makrozellen / detailierter Flurplan Cluster / postulativer Flurplan globale Partitionierung Geometrische Sicht Schalterebene I O 2 Bild Abstraktionsebenen integrierter Schaltungen im Y Diagramm [Brück93]. Der Überblick im Bild zeigt die typischen Ebenen beim Entwurf integrierter Schaltungen. Dabei wird die abstrakte Systemspezifikation auf der äußersten Ebene kontinuierlich präzisiert, bis das gesamte System auf der innersten Abstraktionsebene mit konkreten physikalischen Bauelementen realisiert werden kann. Das kleinste funktionale Bauelement, quasi die technologische Elementarzelle des Systems, ist ein Schalter auf Halbleiterbasis. Dieser Schalter ist ein Transistor, der mittels des elektrischen Feldeffekts gesteuert wird und deshalb als metal-oxide-semiconductorfield-effect-transistor oder kurz als MOSFET bezeichnet wird. Der bisherige Erfolg der Mikroelektronik beruht auf einer stetigen Strukturverkleinerung dieser MOSFETs, da dadurch sowohl die Eigenschaften dieser Bauelemente verbessert werden als auch der Preis pro Schaltfunktion sinkt. Dieses Prinzip, das Skalierung genannt wird, hält nun schon seit über drei Dekaden an und wurde von Intel - Mitbegründer Gordon Moore vorhergesagt. Das nach ihm benannte Mooresche Gesetz besagt, daß die Anzahl der Bauelementefunktionen eines IC s sich alle 18 Monate verdoppelt. D.h. alle drei Jahre wird z. B. eine neue Speichergeneration von DRAMs entwickelt, die eine vierfach größere Speicherkapazität erreicht (Bild 1.1.3). Tatsächlich handelt es sich jedoch dabei nicht um ein naturwissenschaftliches Gesetz, sondern um eine betriebswirtschaftliche Aussage. Die Entwicklung der Halbleitertechnologien wird im Abstand von drei Jahren in einer 15-Jahre-Prognose ( Roadmap ) für alle wesentlichen technischen, technologischen und ökonomischen Mikroelektronikdaten überprüft. An diesen Trendkurven richtet die Anwenderindustrie ihre Produkt- und Systemplanungen langfristig aus, was im Sinne einer sich selbst erfüllenden Prophezeiung die Einhaltung des Mooreschen Gesetzes erzwingt. Die Trendkurven basieren dabei auf physikalische Entwurfsregeln für MOSFETs, den sogenannten Skalierungsregeln nach einem Vorschlag von [Dennard74].

27 Kapitel 1: Einleitung 10µ m 1µ m Strukturgröße 4K 16K 64K 256K 1M 4M DRAM Generationen 100nm 10nm 1nm 1G 16M 4G konventionelle 64M256M 16G 64G MOSFETs 256G neuartige Bauelemente Elektronenwellenlänge Quantenbauelemente Moleküle Atome 1A Jahre Bild Minimale Strukturabmessungen und DRAM-Generationen im Laufe der Zeit mit einer Prognose für die nächsten zehn Jahre bis zum 256 Gbit-DRAM. Trotzdem wurde in der Vergangenheit für die Mikroelektronik regelmäßig das Erreichen der Grenze der Strukturverkleinerung bzw. Leistungssteigerung vorausgesagt. Durch innovative Technologien und ein besseres Verständnis der Beschränkungen sowie durch den Einsatz neuer Materialien sind die vorhergesagten Grenzen schließlich immer wieder überschritten worden [Wieder97]. Für die nahe Zukunft zeichnen sich folgende Engpässe ab, die mit den konventionellen Konzepten wahrscheinlich nicht bewältigt werden können (Bild 1.1.4). Zum einen wird die optische Lithographie an ihre praktischen/ökonomischen Grenzen stoßen, zum anderen werden lange Verbindungsleitungen die Schaltgeschwindigkeit zukünftiger Prozessoren begrenzen. Zusätzlich muß die Wärme von immer mehr Transistoren auf einer immer kleineren Fläche abgeführt werden und die Zuverlässigkeit bzw. Funktionalität zukünftiger Bauelemente darf nicht durch statistische Dotierstoffschwankungen gefährdet werden. Die fundamentalen Grenzen der Mikroelektronik sind schließlich die Lichtgeschwindigkeit und die atomare Struktur der Materie. Mit dem Erreichen der fundamentalen Grenzen der Strukturverkleinerung wird sich schließlich der Fortschritt und die Wertschöpfung in der Mikroelektronik von der konkreten technologischen Ebene immer mehr auf die abstrakteren schaltungstechnischen bzw. algorithmischen Ebenen verlagern, bei denen Systemwissen und Anwendungs-Know-how im Vordergrund stehen. Das Thema dieser Arbeit ist auf der innersten Abstraktionsebene des Y-Diagramms angesiedelt (siehe Bild 1.1.2, schraffierter Bereich). D.h. die Aufgabe besteht in der konkreten Realisierung von Halbleiterbauelementen mit einer Schalterfunktion. Das Ziel ist es, mit neuartigen Ansätzen auf der technologischen Ebene sich den fundamentalen atomaren Grenzen anzunähern. 3

28 4 Engpässe Technologische Schalterebene mögliche Lösungen Konventionelle Konzepte Technologische Grenze / Problem Kurzfristige Sicht der Industrie Langfristige Sicht der Grundlagenforschung Konventionelle MOSFETs Strukturübertragung mittels optischer Lithographie Auflösung der Wellenlänge des Lichts MOSFET Optimierung Neuartige Bauelemente Lithographische Ersatzsysteme - X-Ray, DUV - Electron / Ion-Beam - Electron Projection Lithographieunabhängige Konzepte, 3D-Integration, Selbstorganisation Signalübertragung mittels Aluminium- Metalllagen "interconnect"-problem Neue Leiter (Kupfer) und Dielektrika (low k) t DELAY [ps] Al Cu L[nm] p Höchstintegration von aktiven Bauelementen Wärmeabfuhr / Kühlung T [ C] Optische Verbindungsleitungen Betriebsspannung senken V DD [V] L[nm] Reduzierung der bei einem Schaltvorgang benötigten Elektronen (Single Electron Transistor) Source Drain Funktionalität und Zuverlässigkeit von Millionen von Bauelementen Statistische Dotierstoffverteilung Source bulk Drain Extreme Dotierstoffprofile (entartet, intrinsisch) N A,D [cm ] x[nm] Ersatz der pn-übergänge durch Heteround Tunnel- Übergänge Bild Engpässe und mögliche Lösungen auf der technologischen Entwurfsebene. Kapitel 1: Einleitung Lösungen auf abstrakteren Entwurfsebenen Bauelemente mit höherer Funktionalität, "Multizustandslogik" Parallelisierung von Schaltvorgängen und Algorithmen Energiesparende Betriebszustände (sleep mode), Energiesparende Algorithmen Redundante Schaltungskonzepte

29 Kapitel 1 : Einleitung Ein weiterführendes Ziel ist es, neuartige Bauelemente mit einer höheren Funktionalität zu entwickeln. Grundsätzlich existieren dazu zwei konkurrierende Sichtweisen, sowohl die kurzfristige Sicht der Industrie als auch die langfristige Sicht der Grundlagenforschung. Aus der Sicht der Grundlagenforschung weisen Quantenbauelemente neuartige Eigenschaften auf, mit deren Hilfe man evtl. die Grenzen der konventionellen Bauelemente überwinden kann, indem z.b. die Verlustleistung durch Reduzierung der bei einem Schaltvorgang beteiligten Elektronen verringert wird. Aus Sicht der produzierenden Industrie jedoch sollten zukünftige Bauelemente, aus Kostengründen, so wenig wie möglich vom etablierten Standard, d.h. vom MOSFET, abweichen. Das bedeutet auch den Vorzug des in seinen physikalischen Eigenschaften gut verstandenen und in der technischen Herstellung beherrschbaren Siliziums (Si) gegenüber den III-V Verbindungshalbleitern (GaAs, AlGaAs), die sich für Quantenbauelemente allerdings besonders gut eignen. Deshalb besteht eine weitere Aufgabe darin, das fehlende Glied bzw. einen Übergang zwischen Feldeffekt- und Quanteneffektbauelementen zu entwickeln (Bild 1.1.3). Da die Verbindungshalbleiter in der Herstellung und Verarbeitung teurer sind als Silizium und zur Isolation der Bauelemente kein natürliches Oxid von der guten Qualität des SiO 2 besitzen, sollte dieser Übergang durch Änderungen von Seiten der Siliziumtechnologie vollzogen werden. Ein möglicher Materialansatz zur gezielten Modifikation des Bandabstandes und zur Erzeugung von Quantenmulden könnte der Einbau von Germanium (Ge) in das Siliziumsubstrat sein. Tunnelbarrieren lassen sich konventionell mit dünnen SiO 2 und Si 3 N 4 Schichten herstellen. In zukünftigen integrierten Schaltungen wird die Komplexität und die Anzahl der Verbindungsleitungen weiter stetig zunehmen, so daß ein Übergang von einer Planartechnologie zu einer Volumentechnologie vollzogen werden muß. Dafür müssen alternative Strukturierungsmöglichkeiten zur Lithographie wie z. B. die dreidimensionale Integration (3D-Integration) entwickelt und Prinzipien der Selbstorganisation von Materie auf atomarer Ebene beachtet und technologisch genutzt werden. Parallel zur höheren Funktionalität von Bauelementen muß eine höherer Funktionalität der Verbindungsleitungen erreicht werden, indem man z.b. lange Metallleitungen, auf denen nur ein einziges digitales elektrisches Signal übertragen werden kann, durch Lichtwellenleiter (LWL) ersetzt, die mehrere optische Signale gleichzeitig übertragen können. Diese optoelektronischen integrierten Schaltungen (OEIC) werden dann auch integrierte lichtempfindliche Fotodioden als Empfänger und lichtemitierende Leuchtbzw. Laserdioden als Sender besitzen. Daraus resultiert ein geringeres Übersprechen zwischen verschiedenen Leitungen sowie eine galvanische Trennung von Sender und Empfänger. Durch die Integration von Lichtwellenleitern wird neben der höheren Bandbreite und der geringeren Signaldämpfung auch das Einkoppeln von Störsignalen reduziert. 5

30 Kapitel 1 : Einleitung 1.2 Ziele dieser Arbeit Die technologischen Trends aus dem vorherigen Abschnitt zusammenfassend, besteht die Aufgabe nun darin, ein Schalter-Bauelement zu entwickeln, das evolutionär aus dem konventionellen, planaren MOSFET hervorgeht und den Übergang zu revolutionären Quantenbauelementen vereinfacht. Das neue Bauelement soll also auf den technologisch ausgereiften Herstellungsschritten der Siliziumprozeßtechnik aufsetzen, unabhängig von der Auflösung der optischen Lithographie strukturiert werden können und die Richtung zu einer dreidimensionalen Integration einschlagen. Die meisten der zukünftigen Anforderungen werden von zwei neuen Ansätzen erfüllt. Beiden Ansätzen gemeinsam ist, daß das Kanalgebiet eines MOSFETs nicht mehr durch ein einziges, das sich an der Siliziumwaferoberfläche befindet, sondern durch ein Double- (DG) (bzw. Surrounding-) von mehreren Seiten angesteuert wird. Die Ansätze sind zum einen der planare DG-SOI-MOSFET und zum anderen der vertikale DG-MOSFET. Aufgrund der Beschränkung in der Aufgabenstellung auf lithographieunabhängige Konzepte werden in dieser Arbeit im Schwerpunkt die Eigenschaften von vertikalen MOSFETs, ihre Herstellung, sowie mögliche Anwendungen untersucht und bewertet L=10µ m Source Langkanal- MOSFETs Bulk Drain 1985 L=1µ m Source Drain Zusatzimplantationen Bulk Bisher waren kleinere Optimierungen in der Kanaldotierung ausreichend um Kurzkanaleffekte zu unterdrücken. Für Sub-100nm Bauelemente werden größere Veränderungen nötig sein. Kurzkanal- MOSFETs 2000 L=0.1µ m Stand der Technik Source buried oxide SOI Drain Ultra- Kurzkanal- MOSFETs Source Drain Source SOI 2015 L=10nm Drain Quanten- Effekt- Bauelemente Lithographieunabhängige Skalierung auf Bulk-Wafern Lithographieabhängige Skalierung auf SOI-Wafern 6 Bild Evolution und mögliche Weiterentwicklung des MOSFET. Die in der Vergangenheit angewandte Strukturverkleinerung (Reduzierung der Kanallänge L) muß seit Mitte der achtziger Jahre durch immer kompliziertere Kanaldotierungen ergänzt werden, um die Funktionalität des Bauelements sicherzustellen. Aufgrund von statistischen Schwankungen in der Dotierstoffverteilung und anderen parasitären Effekten ist die Funktionalität für zukünftige Generationen nicht mehr gewährleistet, so daß neuartige Ansätze wie z.b. SOI (silicon on insulator) oder vertikale Bauelemente evtl. bessere Alternativen darstellen, die untersucht werden müssen.

31 Kapitel 1 : Einleitung 1. Planare Double--MOSFETs Bisher wurden planare MOSFETs durch Verbesserungen der optischen Lithographie skaliert. Dies bedeutete gleichzeitig eine Leistungssteigerung aufgrund der daraus resultierenden kürzeren Kanallänge L der Transistoren. Jedoch stößt das Konzept des bulk MOSFET in den nächsten Technologiegenerationen an seine Grenzen. Parasitäre Kurzkanaleffekte werden die Leistungsfähigkeit dieses Bauelements so stark reduzieren, daß keine zufriedenstellende Schaltfunktion unter Produktionsbedingungen mehr erreichbar ist (siehe Kapitel 2.1.2). Um diese Kurzkanaleffekte zu unterdrücken, wurden schon in der Vergangenheit technologisch aufwendigere Kanaldotierungsprofile wie pockets und retrograde well verwendet, die sich theoretisch bis zum ground plane Dotierungsprofil fortsetzen lassen (siehe Bild 1.2.1). Um nicht vom planaren MOSFET-Konzept abrücken zu müssen, werden zukünftige skalierte Transistoren auf teureren SOI-Wafern hergestellt. Dabei verwendet man dünne Siliziumschichten, um einen an Majoritätsladungsträgern vollständig verarmten Kanalbereich des MOSFETs zu erhalten und so die parasitären Kurzkanaleffekte zu unterdrücken. Dieser Lösungsansatz bedeutet eine "passive" Unterdrückung der Substratleckströme durch einen vergrabenen Isolator. Eine "aktive" Unterdrückung wird durch eine verbesserte steuerung erreicht. Um eine bessere steuerung im Kanalbereich zu bekommen, wurden deshalb planare double-gate Transistoren vorgeschlagen. Diese Transistoren sind jedoch nur mit erheblich mehr Aufwand herzustellen, so daß vertikale Transistoren für Double- Konzepte einfacher zu realisieren sind. Desweiteren bleiben planare Bauelemente bzgl. der weiteren Skalierung von der Lithographie abhängig. 2. Vertikale Double--MOSFETs Unter der Annahme, daß die optischen Lithographiesysteme in wenigen Jahren ihre Leistungsgrenzen erreichen, werden zur Zeit unterschiedlichste Anstrengungen unternommen, um alternative Skalierungsmöglichkeiten zu untersuchen. Sollten keine wirtschaftlichen alternativen Lithographiesysteme etabliert werden, bieten sich lithographieunabhängige Skalierungsmöglichkeiten wie z.b. vertikale Transistoren an, um sub-100nm-bauelemente herzustellen. Durch eine Drehung des MOSFETs in die vertikale Lage können viele Probleme, die im Zusammenhang mit der kontinuierlichen lateralen Verkleinerung auftreten, umgangen werden. Allerdings werden auch einige Vorteile des planaren Ansatzes dabei aufgegeben. Je nach Anwendung werden unterschiedliche Anforderungen, wie z. B. eine hohe Packungsdichte oder eine hohe Schaltgeschwindigkeit, an das Bauelement gestellt. Deshalb ist für jede Anwendung abzuwägen, welcher Ansatz bessere Ergebnisse erzielt. Da ebenfalls die meisten Quantenbauelemente vertikal aufgebaut sind, bietet sich der vertikale MOSFET als evolutionäre Übergangslösung an. Die wesentliche Hürde, die es dabei zu überwinden gilt, ist die kompatible Integration der neuen Bauelemente in die CMOS - Herstellungsprozesse. In den letzen Jahren sind die notwendigen Anstrengungen der lateralen Skalierung immer größer geworden, deshalb erfährt der vertikale MOSFET nun auch im industriellen Bereich, in Form von Forschungsprojekten, vermehrt Aufmerksamkeit. 7

32 Kapitel 1 : Einleitung 1.3 Aktuelle Forschungsprojekte Diese Arbeit lieferte Beiträge zu einigen der Forschungsprojekte über vertikale bzw. Double--MOSFETs der letzten Jahre. Die wichtigsten sind nachfolgend kurz genannt. Weitere Veröffentlichungen im Rahmen von Diplom- oder Doktor-Arbeiten auf diesen Themen sind: [Pein93a, Gossner94, Zeng96, Zhu96, Eller97, Steil97, Schulz97, Jang97, Auth98a,b, Goebel98, Kaesen98, Moers98, Klaes98, Liu98, Nemati98, Zheng98a, Zhang98, Collaert99a, Ernst99, Hayashi99, Huang99, Yang99, Oh00] 1) Vertikale NANO-MOS Transistoren (Teilprojekt : Vertikale Feldeffekttransistoren) Förderkennzeichen : 01 M 2956 Laufzeit : Projektpartner : Siemens, ISI, IHP, RUB, Uni Bw Untersuchte Bauelemente : EPI-Mesa, V-FET, VOXFET, PDBFET 2) Charakterisierung und Optimierung von vertikalen Nanometer-MOS- Feldeffekttransistoren Forschungsvorhaben : LA 341/8-1 bzw. 341/8-2 und SCHI 326/4-1 bzw. 326/4-2 Laufzeit : Projektpartner : Siemens, ISI, IHP, RUB, TU Ilmenau Untersuchte Bauelemente : EPI-Mesa, V-FET, VOXFET 3) Vertical Advanced Heterojunction MOS (VAHMOS 2000) Forschungsvorhaben : Europäische Gemeinschaft (ESPRIT IV LTR VAHMOS 2000, no ) Laufzeit : Projektpartner : DaimlerChrysler, IMEC Untersuchte Bauelemente : SiGe-Mesa Projekte Projektpartner vertikale NANO-MOS Transistoren vertikale Nanometer-MOSFETs Ruhr-Universität Bochum Techn.-Universität Ilmenau vertical heterojunction MOSFET High speed, low power SOI Extended CMOS Bild Aktuelle Forschungsprojekte zu vertikalen bzw. Double--MOSFETs. 8

33 Kapitel 1 : Einleitung 4) High speed, low power Transistoren auf SOI-Basis Forschungsvorhaben : 50nm-SOI-MOSFETs für Logikanwendungen Laufzeit : Projektpartner : Infineon, AMO, TU Ilmenau, RWTH Aachen Untersuchte Bauelemente : StegMOSFET 5) Extended CMOS Forschungsvorhaben : Paralleler Doppel- MOSFET Laufzeit : Projektpartner : Infineon, AMO, ISI, TU Ilmenau Untersuchte Bauelemente : Planare und vertikale Doppel- MOSFETs 1.4 Gliederung dieser Arbeit In der vorliegenden Arbeit werden in Kapitel 2 ausgehend von der Diskussion der bekannten konventionellen planaren MOSFETs neuartige Konzepte für zukünftige MOSFETs vorgestellt. Ein abschließender Überblick über die internationalen Aktivitäten auf dem Gebiet der vertikalen MOSFETs beinhaltet eine Gliederung und Bewertung der existierenden Transistorkonzepte und eine Einordnung des in dieser Arbeit unter anderem bearbeiteten Double--Konzeptes. Im dritten Kapitel wird anhand von Simulationen der Einfluß verschiedener Parameter wie Kanaldotierung, Kanaldicke und Oxiddicke auf das elektrische Verhalten der Double--MOSFETs untersucht. Physikalische Erklärungen bzgl. der Abhängigkeiten der elektrischen von den technologischen Parametern erleichtern das Verständnis für den Transistorentwurf. Die in den Simulationen erkennbaren parasitären Kurzkanaleffekte zeigen im direkten Vergleich die Vorteile des Double-- über den Single--MOSFET. In diesem Kontext wird auch der sinnvolle Einsatz der verwendeten Simulationswerkzeuge bei Nanometer Bauelementen diskutiert. Kapitel 4 beschreibt die technologische Realisierung der wichtigsten Einzelprozesse zur Integration von vertikalen MOSFETs in die Standard-Siliziumtechnologie. Dadurch wird das Hauptziel der vorliegenden Arbeit erreicht, indem das Double--Konzept in einer industriellen Produktionsumgebung realisiert werden konnte. Die durchgeführten technologischen Arbeiten sollen dabei eine Abschätzung ermöglichen, welcher Aufwand und welche Probleme auf dem Weg zu diesen Bauelementen warten. In Kapitel 5 werden die gemessenen elektrischen Eigenschaften der prozessierten Transistorvarianten diskutiert und mit den simulierten Ergebnissen sowie mit den Literaturwerten verglichen. Neben den konventionellen Anwendungsbereichen wie DRAM bzw. EEPROM-Zellen werden in Kapitel 6 neue Einsatzgebiete von vertikalen bzw. Double--MOSFETs aufgezeigt. Dabei hat in letzter Zeit der neue PLED-Speichertyp, in dem mehrfache Tunnelbarrieren eingesetzt werden, viel Aufmerksamkeit erregt. Zum Schluß werden in Kapitel 7 die Ergebnisse dieser Arbeit zusammengefaßt und zukünftige Arbeiten in einem Ausblick angeregt. Obwohl die vorgestellten neuen Transistorvarianten noch weit von einem stabilen und optimierten Herstellungsprozeß entfernt sind, werden im Anhang Ansätze zu analytischen Modellen diskutiert. 9

34 Kapitel 2 Kapitel 2 : Konzepte neuartiger MOS Transistoren KONZEPTE NEUARTIGER MOS-TRANSISTOREN Future success depends on new concepts SIA Roadmap Die Referenz: Der konventionelle Bulk-MOSFET 1. Herstellung eines Bulk-MOSFET Als Einführung wird in Bild ein stark vereinfachter Ablauf zur Herstellung eines konventionellen MOSFET gezeigt. Auf einem Siliziumsubstrat (Bulk, 1) wird ein Siliziumdioxid (oxid) thermisch aufgewachsen und darüber eine Polysiliziumschicht abgeschieden, welche später die lektrode bildet. Auf diesen Schichtstapel wird mittels optischer Lithographie eine Lackschicht strukturiert (2). Danach folgt eine reaktive Ionenätzung, bei der die verbliebene Lackmaske in die Polysiliziumschicht übertragen wird (3). Zum Schluß werden die Source/Drain-Elektroden durch eine Dotierstoffimplantation hergestellt, wobei das bereits strukturierte Polysiliziumgate nun seinerseits als Maske dient (4) [Münch93, Schumicki91, Widmann96]. Maske Bulk Polysilizium Siliziumdioxid Source Bulk Bulk channel Bulk Drain 10 Bild : Vereinfachter Prozeßablauf zur Herstellung eines Bulk -MOSFET. 2. Charakteristische Merkmale im Aufbau eines Bulk-MOSFET Um die Unterschiede zu den folgenden Transistorvarianten zu verdeutlichen ist die am Ende in Bild dargestellte Grundstruktur auf ihre charakteristischen Merkmale reduziert. Die wesentlichen Merkmale sind das streifenförmige Polysiliziumgate, das durch ein dünnes oxid vom Siliziumsubstrat ( Bulk ) isoliert ist, und schließlich die beiden hochdotierten Source- und Draingebiete (S/D), die etwas unter das Polysiliziumgate diffundieren. In integrierten Schaltungen (ICs) sind die einzelnen Transistoren zusätzlich durch gesperrte pn-übergänge (Wannen) voneinander isoliert (siehe Bild 2.1.4). 3. Grundlage für den Erfolg des Bulk-Konzeptes Die besonderen Vorzüge eines planaren MOSFET in der Herstellung sind einerseits die einfache Selbstjustage der Source/Drain-Gebiete zum (s.o.) und andererseits die Leistungssteigerung die mit der Skalierung einher geht. Deshalb hat, bis jetzt, kein anderes Bauelement eine ähnlich große Bedeutung erlangt.

35 Kapitel 2 : Konzepte neuartiger MOS Transistoren Skalierung nach der SIA/ITRS-Roadmap Der MOSFET ist die Elementarzelle fast aller integrierten Logik (MPU) und Speicher (DRAM) Schaltungen. Deshalb hat die Optimierung dieses Bauelements entscheidenden Einfluß auf die Leistungsfähigkeit zukünftiger ICs, deren wichtigste Kennzahlen im folgenden kurz aufgelistet sind. SIA Prognose ' DRAM (Bits/chip) 1G 1G 4G 16G 64G 256G MPU (FETs/chip) 21M 40M 76M 200M 520M 1.4G DRAM (MFS/nm) MPU (MFS/nm) DRAM-Chip (mm 2 ) MPU-Chip (mm 2 ) Verdrahtungsebenen FET f T/f max (GHz) 30/35 35/40 40/50 55/65 75/90 100/120 Clock-Takt (GHz) Oxiddicke (Äquivalent) (nm) Versorgungsspannung (V) Leistungsverbrauch (W) < 1.5 < Tabelle : Ausgewählte Daten aus der SIA/ITRS-Roadmap [SIA97, Geppert96] für zukünftige Technologiegenerationen, ausgehend vom Stand der Technik : MFS (Minimum Feature Size) = 0,18 µm. 11

36 Kapitel 2 : Konzepte neuartiger MOS Transistoren 1. Roadmap-Trend Während in der Vergangenheit die Prozeßtechnologien eindeutig von den Speicherprodukten, also zu einer höheren Integrationsdichte, vorangetrieben wurden und die Logikprodukte mit kleinen Modifikationen die neuen Prozesse übernahmen, divergieren die Anforderungen der beiden Produktgruppen bzgl. neuer Prozesse zunehmend. D.h. um die Schaltgeschwindigkeit der Zentralen Recheneinheiten (CPU) und der digitalen Signalprozessoren (DSP) zu erhöhen, treiben nun diese Logikprodukte die Lithographieprozesse zur Strukturverkleinerung sowie zur Mehrebenenverdrahtung mit Verbindungsleitungen aus Kupfer, low-k Dielektrika und CMP-Prozessen voran, während die Speicherprodukte Ätz- und Abscheideprozesse für tiefe Gräben (deep trench) und high-k Dielektrika zur Steigerung der Speicherladung verlangen. Das bedeutet, daß die Logikprodukte mit den Speicherprodukten als Technologietreiber bzgl. kleinerer Strukturbreiten (MFS) aufgeschlossen haben (siehe Tabelle 2.1.1). 2. Optimierungen auf der Schalterebene Alle technologischen Verbesserungen haben ein Schalter-Bauelement zum Ziel, mit dem man ohne Verzögerung und ohne Leistungsverbrauch mit Hilfe einer Steuergröße (hier V GS ) einen logischen Zustand (hier I OFF = 0 bzw. I ON = 1 ) nachhaltig Ein-, Um- oder Ausschalten kann. Die Qualität eines solchen Schalters kann durch verschiedene funktionale Eigenschaften beschrieben werden, die letztlich durch die physikalischen Größen definiert werden. Wesentliche Merkmale sind die Zustandsdefinition (Ein/Aus -Verhältnis), Zustandsstabilität (Zuverlässigkeit, Informationssicherheit), Zustandswechsel (Schaltenergie, Schaltzeit), Kosten pro Zustand (Herstellung, Betrieb), sowie die geometrischen Ausmaße. Hinter diesen allgemeinen Merkmalen verbergen sich konkrete technologische und elektrische Kenngrößen (siehe auch Tabelle 2.1.1), die den einzelnen MOSFET beschreiben und seine physikalischen Eigenschaften bzgl. seiner Schalterfunktion charakterisieren. log I D (A/ µ m) V DS= 1.2V 0.9V 0.6V. I OFF I ON V GS (V) Schalterebene (physikalisch) Low=0 I V GS=0V V =V ON GS DD High=1 Logikebene (binär) Bild : Steuerkennlinie eines MOSFET und logische Zustandsdefinition. 12

37 Kapitel 2 : Konzepte neuartiger MOS Transistoren 3. Funktionsprinzip eines MOSFET Ein Feldeffekt-Transistor ist ein Halbleiterbauelement, in dem die Leitfähigkeit des Kanalgebiets (channel) durch ein auf die Majoritätsladungsträger einwirkendes elektrisches Feld gesteuert werden kann. Liegt am eine hohe Spannung an (V GS =V DD ), verringert sich der Kanalwiderstand und der Transistor ist eingeschaltet. Bei niedriger spannug (V GS =0V) fließt nur noch ein vernachlässigbar kleiner Strom und der Transistor ist im ausgeschalteten Zustand. Die beiden Betriebszustände definieren die Funktion eines Schalters, auf dem die binäre Logik der Computertechnologie aufsetzt (siehe Bild 2.1.2) [Beuth78, Pierret90, Klar93, Paul94, Reisch98]. Weitere Erläuterungen zu MOSFET-Grundlagen befinden sich im Anhang. Im folgenden werden die wichtigsten technologischen und elektrischen Kenngrößen definiert. 4. Definitionen der technologischen Kenngrößen Die technologische oxiddicke t OX ist die tatsächliche, geometrische Dicke des dielektrikums zwischen dem material und dem Siliziumsubstrat. Die elektrische oxiddicke muß insbesondere bei dünnen oxiden mit einem Korrekturfaktor versehen werden. Die Siliziumsubstratdicke t Si ist die Dicke des Siliziums unter dem. Bei bulk -MOSFETs ist diese jedoch beliebig groß, deshalb wird sie zum Vergleich gelegentlich durch die Tiefe x j der Source/Drain-Gebiete angenähert. Die wichtigste Kenngröße eines MOSFETs ist die effektive Kanallänge L, diese ist der Abstand der beiden pn-übergänge unter dem und ist, aufgrund der Unterdiffusion der Source/Drain-Gebiete, kleiner als die geometrische länge. Die Kanaldotierung N A ist im wesentlichen die Dotierung an der Siliziumoberfläche unter dem, dort wo sich die Inversionsschicht ausbildet. Die Austrittsarbeit des materials Φ M ist eine Materialkonstante. Die festen Oxidladungen Q f sind ein Maß für die Oxidqualität. Die Kenngrößen sind in Bild schematisch dargestellt. Welchen Einfluß diese Kenngrößen auf die Schaltfunktion (siehe Bild 2.1.2, Steuerkennlinie) des MOSFET haben, wird an Simulationsergebnissen in Kapitel 3 gezeigt. Die analytischen Beziehungen zu den elektrischen Kenngrößen werden, in erster Näherung des Langkanalmodells, im Anhang erläutert. Source t OX Drain Source t Si Drain Source L Drain Q f Source Φ M N A Drain Source Drain Source Drain Bild : Die wichtigsten technologischen Parameter : Die oxiddicke tox, die Substratdicke tsi, die Kanallänge L, die Kanaldotierung NA, die Austrittsarbeit des materials ΦM und die festen Ladungen im oxid Qf. 13

38 Kapitel 2 : Konzepte neuartiger MOS Transistoren 5. Merkmale einer 0,18-µm-CMOS-Technologie (Stand der Technik) Bild : Stand der Technik : Querschnitt und Merkmale von 0,18 µm CMOS Transistoren. In diesem Querschnitt sind typische Merkmale eines aktuellen CMOS- Herstellungsprozesses dargestellt. Die damit verbundenen technologischen Parameter sind in eckigen Klammern angehängt. 01 : Substrat (buried layers, epitaxial layers) 02 : Wannen (retrograde wells) [NA] 03 : Isolation (shallow trench isolation (STI)) 04 : Source/Drain -Gebiete [xj bzw. tsi] 05 : Kanaldotierungsprofile (LDD, pockets) [NA] 06 : dielektrika (gate dielectrics) [tox, Qf] 07 : s [L, ΦM] 08 : Silizide (silicides) 09 : Diffusionsbarrieren (diffusion barriers) 10 : Kontaktlöcher und Vias (contacts, vias) 11 : Dielektrische Zwischenschichten (interlevel dielectrics (ILDs)) 12 : Verbindungsleitungen aus Metall (interconnects) 14

39 Kapitel 2 : Konzepte neuartiger MOS Transistoren I D µ m Kanallänge 6. Definitionen der elektrischen Kenngrößen V DD ist die Betriebsspannung und wird zum Zwecke der Schaltungskompatibilität vorgegeben. (z.b. 5V; 3,3 V; 2,5V; 1,8V; 1,5V;...). I ON ist der Drainstrom I D für den eingeschalteten Zustand 1 (Arbeitspunkt V GS =V DD und V DS =V DD ). Die Ausgangskennlinie des Transistors sollte sich dabei im Sättigungsbereich befinden. I ON ist also der maximale Treiberstrom. I OFF ist der Drainstrom I D für den ausgeschalteten Zustand 0 (Arbeitspunkt V GS =0V und V DS =V DD ). Die Steuerkennlinien des Transistors sollten die 0V-Achse im gleichen Punkt schneiden und somit unabhängig von V DS sein. Je kleiner dabei I OFF ist, um so geringer ist die Verlustleistung des Transistors. V th ist die threshold - bzw. Einsatzspannung des Transistors. Sie gibt die Steuerspannung V GS an bei der der Transistor vom Aus- in den Ein-Zustand wechselt. Diese Schwellspannung definiert deshalb indirekt einen Signal-Rausch-Abstand. In erster Näherung kann man V th aus der Steuerkennlinie ermitteln. Es ist diejenige Spannung V GS, A Kanalweite bei der der Strom = 10 7 ist. Für einen MOSFET mit 100nm Kanallänge und einer auf 1 µm Kanalweite normierten Steuerkennlinie liest man dann V th bei einem Stromwert von 10-6 A/µm ab. S beschreibt die Steigung der Steuerkennlinie im Unterschwellbereich (d.h. im Bereich V GS =0V bis V GS =V th ), sie ist ein indirektes Maß für die Sperrfähigkeit des Transistors und für das spannungsabhängige Umschalten zwischen AUS und EIN. g m ist die Steilheit des Transistors und beschreibt wie gut der Kanalbereich des MOS- FET durch das gesteuert werden kann. D. h. wie stark eine Änderung der Eingangsgröße V GS die Ausgangsgröße I D verändert. f T gibt an bis zu welcher Grenzfrequenz der Transistor Signale noch verstärkt. D. h. wie schnell zwei aufeinanderfolgende Signale noch weiterverarbeitet werden können. I D I ON lg I D lg I D V DS I OFF V GS V th V GS lg I D I D h 21 S V GS Ι D V GS V DS 1 f T log f Bild : Die wichtigsten elektrischen Parameter : Der Strom im eingeschalteten Zustand ION, der Strom im ausgeschalteten Zustand IOFF, die Einsatzspannung Vth, die Unterschwellsteigung S und die Steuersteilheit gm, sowie die Grenzfrequenz ft. 15

40 Kapitel 2 : Konzepte neuartiger MOS Transistoren 7. Elektrische Leistungsfähigkeit einer 0,1-µm-CMOS-Technologie ID (A/µ m) I OFF <3nA/ µ m V DS= 1.2V 0.9V 0.6V 1.E-02 1.E-03 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E-12 1.E-13 1.E-14 1.E-15 S -1 V =0.3V th V th(dibl) = 40mV I ON V =1.2V DD 1.E V GS (V) I D ( µ A/ µ m) I ON >600/280 µ A/ µ m V DS V =1.2V GS V =0.9V GS V =0.6V GS (V) g m Bild : Gewünschte elektrische Eigenschaften eines MOSFET mit 100nm Kanallänge. In Bild sind die gewünschten elektrischen Kenngrößen eines MOSFETs einer 0,1- µm-technologie bei idealisierten Kennlinien dargestellt (Vgl. Tabelle 2.1.1). Ein typischer MOSFET im Jahr 2006 hat bei einer Kanallänge von 100nm eine äquivalente oxiddicke von t OX <2nm und wird bei einer Betriebsspannung von V DD =1,2V betrieben. Dabei muß ein n-kanal MOSFET im eingeschalteten Zustand einen Treiberstrom von ca. 600µA pro µm Kanalweite liefern (p-kanal: 280µA/µm). Dieses waren die Planzahlen der SIA Roadmap 1997, seit der internationalen ITRS Roadmap von 1999 unterscheidet man nun zwischen "high-performance" (n-kanal 750µA/µm, p- Kanal 350µA/µm) und "low-power" (490µA/µm, 230µA/µm) MOSFETs da man festgestellt hat, daß das bulk-konzept nicht alle Anforderungen gleichzeitig erfüllen kann. Im ausgeschalteten Zustand darf der Leckstrom dieses MOSFETs nicht mehr als 20 bzw. 3 na/µm betragen und die Abweichung der Einsatzspannung für unterschiedliche Drainspannungen darf nicht größer als 40mV sein (DIBL). Die gewünschten Kennlinienverläufe zeigen das gewohnte Langkanalverhalten wobei Kurzkanaleffekte erfolgreich unterdrückt werden : - Großes Ein/Aus Schaltverhältnis I ON /I OFF - Hohe Schaltgeschwindigkeit : kleine Unterschwellsteigung S, hohe Steilheit g m - Kleine Versorgungsspannung V DD bedeutet einen kleinen Leistungsverbrauch P Die genannten elektrischen Kenngrößen sind noch durch das einfache Bulk-Konzept mit Zusatzimplantationen zu realisieren. Da aber parasitäre Kurzkanaleffekte die Leistungsfähigkeit bzw. den idealen Kennlinienverlauf verschlechtern, sind für zukünftige sub 100nm Bauelemente weitere technologische Veränderungen notwendig. Im folgenden werden die wichtigsten parasitären Kurzkanaleffekte beschrieben und bisherige technologische Gegenmaßnahmen zur Unterdrückung dieser Effekte erläutert. 16

41 Kapitel 2 : Konzepte neuartiger MOS Transistoren Grenzen des konventionellen MOSFET-Konzeptes 1. Vergleich zwischen Langkanal- und Kurzkanal-MOSFETs Neben den technologischen Kenngrößen (z.b. "L") und den elektrischen Kenngrößen (z.b. "V th "), gibt es auch Gütemaße (FOM, figure of merit), die die Qualität der Skalierung, d.h. die Unterschiede im elektrischen Verhalten in den Steuer- und Ausgangskennlinien des Transistors vor und nach der Strukturverkleinerung, beschreiben (Bild 2.1.7). FOM sind ein Maß für die parasitären Kurzkanaleffekte, die für die Unterschiede im Langkanal- und Kurzkanal-Verhalten verantwortlich sind. Source RLZ - RLZ L Bulk Drain RLZ Skalierung 1/α L/α Bild Skalierung (Strukturverkleinerung) um den Faktor α [Dennard74]. Diese Kurzkanaleffekte stellen die Schalterfunktion von konventionellen Bulk- MOSFETs für zukünftige Technologiegenerationen in Frage. Die logischen Ein- und Aus-Zustände sind nicht mehr so scharf definiert wie beim Langkanal-MOSFET. Die Auswirkungen dieser Effekte sind im Detail in den Bildern und zu sehen. Die einflußreichsten Kurzkanaleffekte sind zum einen der short channel effect (SCE), der die Veränderung zwischen dem wichtigsten technologischen Parameter L und dem wichtigsten elektrischen Parameter V th beschreibt. Damit ist der SCE das Maß für die Abweichung unterschiedlich langer Transistoren aus der gleichen Technologiegeneration, d.h. alle anderen technologischen Parameter, bis auf L sind gleich (siehe Anmerkung). Zum anderen der drain induced barrier lowering (DIBL)-Effekt, welcher ebenfalls die Veränderung von V th charakterisiert, diesmal aber in Abhängigkeit von der Ausgangsspannung definiert wird. Der DIBL ist ein Maß für den Spannungsdurchgriff V GS / V DS (bei konstantem Drainstrom) und sagt etwas über die Effektivität der steuerung aus. Der nächste Effekt ist die channel length modulation (CLM), dieser beschreibt eine Veränderung der elektrisch wirksamen Kanallänge in Abhängigkeit von der Ausgangsspannung. Zum Schluß kommt der punch through (PT)-Effekt, der ein Maß für die Durchbruchfestigkeit des Transistors darstellt. 17

42 Kapitel 2 : Konzepte neuartiger MOS Transistoren log I D (A/ µ m) I D (A/ µ m) V (V) DS SCBE V (V) GS V th V (V) GS V BD V (V) DS Bild Steuer- und Ausgangskennline eines Langkanal-MOSFETs. log I D (A/ µ m) I D (A/ µ m) DIBL V (V) DS V DS.Sat CLM PT V th SCE V (V) GS V (V) GS V PT V (V) DS Bild Steuer- und Ausgangskennline eines Kurzkanal-MOSFETs. 2. Allgemeine Maßnahmen zur Unterdrückung von Kurzkanaleffekten Die Kurzkanaleffekte werden minimiert, wenn die oxiddicke t OX reduziert wird, da bei einer höheren Oxidkapazität auch eine höhere Ladung anliegt, welche die Einsatzspannung erhöht. Eine Alternative besteht darin, die Dotierung N A im Kanalgebiet zu erhöhen, um eine größere Substratladung Q B zu erzeugen und auf diese Weise die Ausbreitung der Raumladungszone zu reduzieren. Eine weitere Möglichkeit ist die Source/Drain-Wannentiefe x j zu reduzieren, damit weniger von der Substratladung Q B durch die Source/Drain-Ladungen ausgeglichen wird. Für Sub-µm Transistoren sind diese allgemeinen Maßnahmen, die im wesentlichen den Skalierungsregeln entsprechen, nicht mehr ausreichend. Zusätzliche technologische Maßnahmen sind notwendig die weiter unten beschrieben werden. Anmerkung: Der Begriff "Kurzkanaleffekt" hat eine doppelte Bedeutung. Zum einen dient er als Oberbegriff für alle parasitären Effekte, die bei einer Strukturverkleinerung verstärkt auftreten. Zum anderen bezeichnet er einen konkreten Effekt, den SCE, der den Unterschied zwischen einem kurzen und einem langen Transistor der gleichen Technologie beschreibt. (Zum Vergleich siehe Bild und Bild ). 18

43 3. Kurzkanaleffekt (SCE, short channel effect) Kapitel 2 : Konzepte neuartiger MOS Transistoren Ursache des Effektes: Bei Transistoren mit kurzer Kanallänge derselben Technologiegeneration wird die Ladung der Raumladungszone Q B unter dem durch die Raumladung der Sourceund Draingebiete anteilsmäßig stärker reduziert als bei Langkanaltransistoren. Source - RLZ L Lang Bulk Drain RLZ RLZ L Kurz Bild : Lang- und Kurzkanaltransistoren einer Technologiegeneration. Wirkung des Effektes: MOSFETs mit kürzerer Kanallänge haben eine niedrigere Einsatzspannung V th. Da weniger Ladung aus der Raumladungszone zu kompensieren ist, bildet sich schon bei kleiner spannung V GS eine Inversionsschicht aus V (V) th SCE Referenz log L ( µ m) Bild : Der charakteristische Verlauf des SCE-Effektes wird als "Roll off" bezeichnet. Quantifizierung des Effektes: Der SCE kann in Abhängigkeit eines Referenzwertes als Kennwert definiert werden: SCE = Vth( L) = Vth( LL ) Vth( LK ) L L ist die Kanallänge eines Langkanaltransistors (z.b. L=1 µm oder größer). L K ist die zu vergleichende Kanallänge eines Kurzkanaltransistors. Der SCE gibt dann die geometriebedingte Verringerung der Einsatzspannung in [V] an. 19

44 Kapitel 2 : Konzepte neuartiger MOS Transistoren 4. Barrierendegradation (DIBL, drain induced barrier lowering) Ursache des Effektes: Die Diffusionsspannung (built in) der Source-Substrat-Diode erzeugt eine Potentialbarriere, die die Injektion von Elektronen aus der Source-Insel in das Substrat verhindert. Bei einem hinreichend kleinen Abstand zwischen Source und Drain erreichen die Feldlinien der drainseitigen Raumladungszone bereits bei kleinen Spannungen V DS die sourceseitige Raumladungszone. Dies ist gleichbedeutend mit einem Abbau der Majoritätsladungsträger zwischen Source und Drain. Daraus folgt, daß eine kleinere spannung V GS = V th für den Einsatz der Inversion benötigt wird. E Source Erniedrigung der Barriere qv DS Kurzkanal Langkanal Drain Kurz Drain Lang y Bild : Der Bandverlauf zeigt die Barrierenerniedrigung bei kürzeren Kanallängen. Wirkung des Effektes: Die Überlagerung von Drain- und Source-Feld schlägt sich in einer Reduzierung der Barrierenhöhe nieder. Dadurch verringert sich die Einsatzspannung bzw. der Leckstrom I off (bei V GS = 0V) steigt exponentiell an. Im Sättigungsbereich bewirkt die von V DS abhängige Einsatzspannung einen endlichen Leitwert des Transistors (s.u.). 0.3 V (V) th 0.2 Referenz DIBL V (V) DS Bild : Verschiebung der Einsatzspannung in Abhängigkeit von der Drainspannung. Quantifizierung des Effektes: DIBL = V V ) = V ( V ) V ( V ) th( DS th X th 0 V 0 ist die Referenzspannung (z.b. V DS = 0,05V) bei der noch keine Barrierenerniedrigung durch die Drainspannung angenommen wird. V X ist die zu vergleichende Betriebsspannung eines Kurzkanaltransistors (z.b. V DS = 1,5V) mit dem Referenzwert V 0. Der DIBL gibt dann die spannungsbedingte Verringerung der Einsatzspannung in [V] an. 20

45 Kapitel 2 : Konzepte neuartiger MOS Transistoren 5. Kanallängenmodulation (CLM, channel length modulation) Ursache des Effektes: Bei kleineren Kanallängen, tritt die Kanallängenmodulation oberhalb der Sättigungsspannung U DS,SAT verstärkt auf. Die Ausdehnung der drainseitigen Raumladungszone führt zu einer effektiven Kanalverkürzung um L. Source L eff Bulk L Drain RLZ Bild : Effektive Verkürzung der Kanallänge um L. Wirkung des Effektes: Im Sättigungsbereich der Ausgangskennlinie bedeutet dies eine Stromzunahme bei steigender Spannung V DS (Schnittpunkt der extrapolierten Kennlinien in der Early - Spannung V EARLY bei I D =0). Die Stromzunahme ist um so ausgeprägter, je kürzer die Kanallänge eines Transistors ist. I D I D V EARLY V DS Bild : Kanallängenmodulation im Ausgangskennlinienfeld. Quantifizierung des Effektes: Die CLM kann in Abhängigkeit eines Referenzwertes als Kennwert definiert werden: CLM = I D ( VDS ) = I D( VX ) I D( VDS,Sat ) V DS,Sat ist die Abschnürspannung (pinch off) und definiert den Übergang vom linearen in den Sättigungsbereich (V DS,Sat = V GS - V th ). V X ist die zu vergleichende Betriebsspannung eines Kurzkanaltransistors (z.b. V DS = 1,5V) mit dem Referenzwert V DS,Sat. Bezogen auf V DS ist die CLM ein Maß für den endlichen Leitwert des Kanalgebietes. Da dieser Effekt stark von der spannung abhängt sollte V GS =V DS gewählt werden. 21

46 Kapitel 2 : Konzepte neuartiger MOS Transistoren 6. Felddurchgriff (PT, punch through) Ursache des Effektes: Im Unterschied zum Langkanaltransistor, bei dem hochenergetische Ladungsträger per Stoßionisation einen exponentiellen und irreversiblen Drain-Substrat-Durchbruch erzeugen (Lawinendurchbruch - SCBE, substrate current induced body effect), kommt es bei Kurzkanaltransistoren durch den Drain-Source-Felddurchgriff eher zu einem langsameren, potenzierten Stromanstieg. Der physikalische Grund ist der gleiche wie beim DIBL-Effekt, nämlich die Reduzierung der Source-Drain-Potentialbarriere Source Bulk I PT Drain RLZ Bild : Drain-Source-Felddurchgriff (punch through). Wirkung des Effektes: Während der DIBL die Auswirkung der Reduzierung der Barrierenhöhe im Sperrbereich (subthreshold) und an der Grenzfläche beschreibt, definiert der PT die Durchbruchspannung V PT am Ende des Sättigungsbereichs und im tiefen Substrat. Sobald der PT einsetzt, verliert das die Kontrolle über den Strom. Dieser fließt nun zusätzlich durch die Berührungsfläche der vereinten Source-Drain-Raumladungszone. 100 w (nm) D 5.0 V (V) PT Sperrspannung V (V) DS Kanallänge L (nm) Bild : Drain-RLZ und Durchbruchspannungen bei homogener Kanaldotierung NA. Quantifizierung des Effektes: 22 V PT L 2ε 0ε Si A + = 2 e N A N ( N N ) V bi ist die Diffusionsspannung (built in). Die Kanallänge L ist beim Durchgriff gleich der Summe der Weiten der Source- und Drain-Raumladungszonen (w S + w D ). Außerdem gilt: w S = w D (@ V DS =0V). D D 1 2 V bi 2 V bi

47 Kapitel 2 : Konzepte neuartiger MOS Transistoren 7. Verdrahtungsproblem (interconnect crisis) Die oben erläuterten parasitären Effekte sind bei einer fortgesetzten Strukturverkleinrung durch direkte Verbesserungen am Bauelement zu kompensieren. Neben diesen Problemen auf der Bauelement-Entwurfsebene gibt es weitere Probleme auf höheren Entwurfsebenen, die ebenfalls durch technologische Maßnahmen behoben werden können. Zur Reduzierung des Verdrahtungs-Problems auf der Schaltungsebene (s.u.) ist die Einführung neuer Materialien für Dielektrika, Leiterbahnen und Kontakte notwendig. Zusätzlich betrifft die Schaltungstechniker, daß die Schaltungsfunktion mit kleineren Versorgungsspannungen erzielt werden muß. Auf der System-Entwurfsebene gilt es Probleme bzgl. Redundanz, Komplexität und Wiederverwendbarkeit der Schaltungsmodule zu lösen. Die oben erwähnten Kurzkanaleffekte reduzieren zwar die Leistungsfähigkeit des einzelnen Transistors sind aber insgesamt nicht die entscheidende Beschränkung von integrierten Schaltungen. Wesentlich wichtiger ist zur Zeit die Lösung des interconnect -Problems. Das heißt die Reduzierung der Verzögerungszeiten der langen Verbindungsleitungen auf dem Chip. 5x Al Verbindungen Metallschichten 8x Cu Schaltzeit (ps) verzögerung Al + SiO 2 Cu + low k Oxid Dielektrika low- k Material 20 + Al + SiO 2 + Cu + low k Wolfram Kontaktlochverfüllung Kupfer µ m MOSFET 0.1µ m länge (nm) Quelle : SIA-Roadmap Bild : Verdrahtungsproblem (interconnect crisis). In Bild wurden zur besseren Übersicht nur zwei Metalllagen dargestellt. Tatsächlich hat ein 0,18 µm CMOS-Prozeß aber ca. sieben leitende Ebenen und ein 0,1 µm Prozeß wird 8 Metalllagen umfassen. Dabei wird auch der Übergang von Leiterbahnen aus Aluminium zu Kupfer vollzogen sein. Diese technologische Maßnahme ist notwendig, um das interconnect -Problem in komplexen Schaltungen zu unterdrücken. Denn mit zunehmender Anzahl der Metalllagen wird die Schaltzeit nicht mehr von dem eigentlichen Schalter (MOSFET, gate-delay t D =C OX V DD /I ON ) dominiert, sondern von dessen Zuleitungen [SIA97]. 23

48 Kapitel 2 : Konzepte neuartiger MOS Transistoren 8. Zusätzliche Maßnahmen zur Unterdrückung von Kurzkanaleffekten Betrachtet man die neuere Entwicklung bzgl. des technologischen Aufbaus des MOS- FETs etwas genauer, so kann man verschiedene Entwicklungsstufen unterscheiden und Trends für die Zukunft ableiten. Bis heute werden planare MOSFETs (Bulk, Bild ) durch Verbesserungen der optischen Lithographie skaliert. Dies bedeutet gleichzeitig eine Leistungssteigerung aus der daraus resultierenden kürzeren Kanallänge L der Transistoren. Aufgrund von Skalierungsregeln [Dennard74] müssen aber neben der Kanallänge auch anderer Parameter, wie z.b. die oxiddicke und die Kanaldotierung proportional angepaßt werden, damit der MOSFET das gewünschte elektrische Verhalten zeigt. Um nun die dünneren oxide besser vor Schädigung durch hochenergetische heiße Elektronen zu schützen, hat man vor dem Draingebiet eine zusätzliche, etwas schwächer dotierte Zone ( LDD lightly doped drain, Bild ) implantiert. Dieses LDD-Gebiet, welches aus Symmetriegründen auch an der Source erzeugt wird, wirkt wie ein interner Spannungsteiler. Es reduziert den Spannungsabfall am eigentlichen Drain (HDD) und erhöht die Zuverlässigkeit des MOSFET, weil das oxid nicht mehr so schnell durchbrechen kann. Diesen technologischen Trick einer Zusatzimplantation hat man danach noch öfter anwenden müssen. Da eine kleinere Kanallänge einerseits eine höhere Dotierung zur Einstellung der Einsatzspannung verlangt, diese andererseits die parasitären Kapazitäten der Source/Drain-Gebiete erhöht und damit die Schaltgeschwindigkeit reduziert, hat man durch eine weitere Implantation ( retrograde well, Bild ) die Kanaldotierung von der Substratdotierung entkoppelt L=10 m µ Langkanal- MOSFETs 1985 L=1 m µ Kurzkanal- MOSFETs 2000 L=0.1 m µ Ultra- Kurzkanal- MOSFETs 2015 L=10nm Quanten- Effekt- Bauelemente Drain Source 1 Bulk Drain Source Drain retrograde well Bulk 3 Source Drain ground plane Bulk 5 Source 7 SOI Drain 9 Source SOI Drain Source 2 LDD Bulk Drain Source pocket / halo Bulk 4 Drain Source Drain buried oxide SOI 6 8 Source SOI Bild : Notwendige technologische Zusatzmaßnahmen zur Strukturverkleinerung. Die angewandte Strukturverkleinerung (Reduzierung der Kanallänge L) muß seit Mitte der achtziger Jahre (2-5) durch immer kompliziertere Kanaldotierungen ergänzt werden, um die Funktionalität des Bauelements sicherzustellen. Durch statistische Schwankungen in der Dotierstoffverteilung und anderer parasitärer Effekte ist die Funktionalität für zukünftige Generationen nicht mehr gewährleistet. Deshalb stellen neuartige Ansätze wie z.b. SOI (silicon on insulator, ab 6) oder evtl. vertikale Bauelemente (ab 8) bessere Alternativen dar. 24

49 Kapitel 2 : Konzepte neuartiger MOS Transistoren Bei einer Fortsetzung der Skalierung im Bereich von Kanallängen kleiner als 1 µm treten die oben beschriebenen parasitären Kurzkanaleffekte auf, die die Leistungsfähigkeit des MOSFET sehr stark reduzieren, so daß keine zufriedenstellende Schaltfunktion unter Produktionsbedingungen mehr erreichbar ist. Um diese Kurzkanaleffekte zu unterdrücken, wird erneut das Kanalgebiet durch eine Zusatzimplantation ( pockets o- der halos, Bild ) optimiert. Dadurch wird die Potentialbarriere an den Source/Drain-Gebieten erhöht, was eine Reduzierung der Leckströme im tieferen Substrat bewirkt. Weiterführende Literatur zum Thema: Unterdrückung von Kurzkanaleffekten durch komplexe Dorierstoffprofile im Kanalgebiet sowie durch alternative Maßnahmen. [Krieg97, Bricout97, Colinge88, Fiegna96, Frank98, Fu97, Hansch99, Hu94, Huang95, Inokawa93, Kimura95, Kisa99, Mii94, Mizuno94, Noda94, Tanaka00, Wong93] Weiterentwicklung zum GP-Konzept Der GP-MOSFET (GP, ground plane) ist eine weitere Optimierung des Bulk- MOSFET bzgl. der Dotierstoffprofile. Alternativ kann man die unscharfen Dotierstoffprofile der Ionenimplantationen, die einer Gaußverteilung folgen, durch Schichtabscheidungen (Epitaxie) sogenannter δ-schichten mit schärferen Dotierstoffprofilen ersetzen (siehe ground plane, Bild ). Diese soll im wesentlichen folgende Aufgaben erfüllen. Die Dotierstoffkonzentration unmittelbar unter dem muß möglichst gering sein (< 5E17 cm -3 ), damit keine Beweglichkeitsdegradation der Ladungsträger einsetzt. Bei höheren Dotierungen > 5E18 cm -3 werden Tunnelströme zwischen den Übergängen von Source/Drain zum Substrat nicht mehr vernachlässigbar. Die LDD-Gebiete dürfen nicht hoch dotiert sein, um hohe Feldstärken und oxid-durchbrüche zu vermeiden. Die pocket- bzw. halo-implantation entwickelt sich zusammen mit der retrograde well zu einer hoch dotierten Delta-Schicht, die im Idealfall mit dem restlichen Substrat verbunden ist und auf diese Weise jegliche Leckströme zwischen Source und Drain verhindern soll. Diese Delta-Schicht soll allerdings nicht unter den S/D-Wannen des Transistors verlaufen, da dies wiederum zu großen parasitären Kapazitäten führen würde, was zu einer Reduzierung der Schaltgeschwindigkeit beiträgt. 25

50 Kapitel 2 : Konzepte neuartiger MOS Transistoren 1. Grenzen der Bulk-Konzepte aufgrund von Dotierstofffluktuationen Der Vorteil dieser aufwendigen Implantation liegt in der weiteren Nutzung der bisher verwendeten Layout- und Schaltungskonzepte. Allerdings wird es zunehmend schwieriger hochintegrierte Schaltungen mit Bauelementen derart komplexer Dotierstoffprofile herzustellen [Mikolajick96]. Geringe Temperaturunterschiede führen zu unterschiedlichen Ausdiffusionen der Delta-Schicht in den Kanalbereich und stellen die weitere Skalierbarkeit dieses Konzeptes in Frage. Schon kleine Fluktuationen in der Dotierstoffkonzentration, die Position der einzelnen Dotierstoffatome sowie quantenmechanische Effekte bei zu hoher Dotierung führen zu unverhältnismäßig hohen Einsatzspannungsverschiebungen und damit zum Ausfall des Bauelements bzw. der gesamten Schaltung. Ein Zahlenbeispiel verdeutlicht die technologischen Anforderungen: In einem Kanalbereich mit den Maßen L=50nm, W=100nm und x j =25nm befinden sich bei einer homogenen Substratdotierung von cm -3 nur noch 125 Dotierstoffatome (siehe Bild ). 2. Schwankungen aufgrund der Position der Dotierstoffatome Nach [Wong98] haben dreidimensionale "atomistische" Drift-Diffusions Simulationen, ohne die Berücksichtigung von quantenmechanischen Effekten, bei je 24 Bauelementen mit Kanallängen von 100nm und 50nm zu Einsatzspannungsverschiebungen von ca. 30mV geführt. Der Grund für die Einsatzspannungsverschiebung ist im wesentlichen auf die zufällige Verteilung, d. h. die Position der Dotierstoffatome im Kanal zurückzuführen. In Bild ist der Einfluß einzelner Dotierstoffatome in Form von Potential-Spitzen auf den Potentialverlauf zwischen Source (links) und Drain (rechts) zu sehen. In diesem Beispiel erkennt man eine zufällige Anhäufung von Dotierstoffatomen in Nähe des Kanals am Drainübergang was zu einer Verbesserung der Potentialbarriere führt. Das Bänderdiagramm wurde mit dem Monte-Carlo-Simulator "DA- MOCLES" von IBM simuliert [Quelle: watson.ibm.com]. Bild : Einfluß einzelner Dotierstoffatome auf den Potentialverlauf im Kanal. 26

51 Kapitel 2 : Konzepte neuartiger MOS Transistoren 3. Schwankungen aufgrund der Anzahl der Dotierstoffatome im Kanalgebiet Neben der Position der Dotierstoffatome im Kanal ist deren absolute Anzahl im Kanalgebiet ebenfalls wichtig. Die Standardabweichung der Einsatzspannung σvth bei homogener Dotierung wird nach [Takeuchi98] in erster Näherung folgendermaßen beschrieben: σv th q = 2C' OX N Substrat LW W RLZ σv [mv] th Roadmap Anforderung W= 500nm L= 250nm t OX= 5nm N A= 5E17cm nm 180nm 130nm 100nm 2.0V 1.5V 1.0V 0.5V 0.01V 70nm 50nm V DS 5 0 W= 100nm L= 50nm t OX= 1nm N A= 7E18cm N A [cm] -3 Bild : Standardabweichung der Einsatzspannung aufgrund von Dotierstofffluktuationen. In Bild ist dargestellt, wie sich die Standardabweichung der Einsatzspannung mit zunehmender homogener Substratdotierung erhöht. Die Lage der Dotierstoffatome wird hierbei nicht berücksichtigt. Nach dieser einfachen Abschätzung wird sich σv th von ca. 7mV bei der 0,25 µm Technologie auf mindestens 12mV bei der 0,05 µm Technologie erhöhen. Dabei wird jedoch auch die Versorgungsspannung von 2,5V bzw. 1,8 V auf ca. 0,6 V verringert und die Einsatzspannung muß dementsprechend ebenfalls reduziert werden. Im Bild sind deshalb auch die maximal erlaubten Einsatzspannungsschwankungen angegeben. Im Bild ist sehr gut zu erkennen, daß sich die Anforderung der Roadmap zu kleineren σv th -Werten mit fortschreitender Skalierung erhöht. Dieser Trend steht aber im direkten Gegensatz zur Zunahme von σv th mit steigender Dotierstoffkonzentration, wie sie ebenfalls mit fortschreitender Skalierung vorherzusehen ist. 27

52 Kapitel 2 : Konzepte neuartiger MOS Transistoren W L Beispiel : Source bulk Drain x j V = L W x j L = 50 nm W=100nm x j = 25 nm N A=10 cm N =125 Volumen Bild : Diskrete Dotierstoffverteilung in einem Kurzkanaltransistor Da, wie anschließend gezeigt wird, eine weitere Zunahme der Dotierstoffkonzentration zu neuen unerwünschten Effekten führt, soll an dieser Stelle abgeschätzt werden wie sich eine konstante Dotierstoffkonzentration während einer fortgesetzten Skalierung auswirkt. Berücksichtigt man eine feste obere Grenze der Dotierstoffkonzentration von 1E18 cm -3 für den Kanalbereich, so ergibt sich für die unterschiedlichen Technologiegenerationen eine deutliche Abnahme der Anzahl der Dotierstoffatome im Kanal (Tabelle 2.1.2). Darin ist noch nicht berücksichtigt, daß in der wenige Nanometer dünnen Inversionsschicht oberflächennahe Dotierstoffatome erheblich mehr Einfluß auf die Kennlininenverläufe haben, als Dotierstoffatome im tieferen Volumen. Für das Beispiel in Bild würde jedes fehlende Dotierstoffatom im Kanalbereich einen prozentualen Einfluß auf die Einsatzspannung haben. Dieser systematische Konflikt bedeutet, daß die eigentliche Kanaldotierung nicht weiter skalierbar ist, und man die Einsatzspannung in zukünftigen Transistoren z.b. über die Austrittsarbeit des materials einstellen wird und dabei den Kanalbereich undotiert läßt. Parasitäre Leckstrompfade werden direkt durch Isolatoren oder durch einen besseren durchgriff abgeblockt, wie in den anschließend beschriebenen Konzepten zu sehen ist. Zusätzlich zu diesen technologischen Lösungsvorschlägen sind schaltungstechnische Lösungsansätze denkbar, die weniger strenge Anforderungen an die Standardabweichung der Einsatzspannung verlangen. Kanallänge L [nm] Kanalweite W [nm] Wannentiefe xj [nm] Volumen V [m 3 ] 1,3E-20 4,7E-21 2,7E-21 1,8E-21 8E-22 3E-22 1E-22 Dotierstoffatome im Kanal Tabelle : Abnahme der Dotierstoffatome im Kanal bei verkleinerten Transistoren mit konstanter Dotierstoffkonzentration von 1E18 cm

53 Kapitel 2 : Konzepte neuartiger MOS Transistoren 4. Anstieg der Einsatzspannung bei sehr hoher Dotierstoffkonzentration Zusätzlich zur klassischen Einsatzspannungserhöhung bei höheren Dotierstoffkonzentrationen, die aufgrund von zu kompensierender Substratladung durch ladung verursacht wird, kommt eine weitere Einsatzspannungserhöhung hinzu, die durch quantenmechanische Effekte (QME) hervorgerufen wird. Das elektrische Feld an der Oxidgrenzfläche nimmt mit dünneren oxiddicken und höheren Substratdotierungen zu. Daraus ergeben sich immer spitzere dreieckige Potentialtöpfe des Leitungsbandes an der Oxidgrenzfläche, was zu einer Quantisierung der Elektronenenergien führt. Da sich das dreidimensionale, kontinuierliche Energieband im Inversionskanal zu zweidimensionalen Subbänder verändert, hat eine Veränderung der Bandstruktur und damit der Zustandsdichten der Elektronen aufgrund höherer Dotierungen einen großen Einfluß auf die Ladungsverteilung und die Einsatzspannung des Transistors. Wie stark sich dieser Effekt auswirkt, ist in Bild und Bild an prozessierten MOSFETs zu sehen. Bei Dotierungen um 1E19cm -3 ergibt sich eine Verschiebung der Einsatzspannung, zwischen einer klassischen Drift-Diffusions- Simulation und den gemessenen Kennlinien, von nahezu 1V. Diese Werte stellen eine erste Abschätzung dar, da zum einen die verwendeten Drift-Diffusions-Modelle für derart hohe Dotierungen nicht angepaßt sind und zum anderen technologische Prozessschwankungen in den gemessenen Werten enthalten sind. Weitere experimentelle Ergebnisse werden in Kapitel 5 (Elektrische Charakterisierung) gegeben. Einsatzspannungsverschiebung -3 N[cm] A V V th,mes th,sim [V] [V] V [V] th 5E18 6E18 9E Potentialtopf-Schema -3 1E18cm 9E18 cm -3 E[eV] E[eV] x[nm] V- th Zunahme x[nm] V (V) th L=100nm W=4.2µ m t =3nm OX Experimentelle und berechnete Werte nach [Ma00] Abschätzung nach der Messung N A (cm) Bild : Einsatzspannungsverschiebung bei MOSFETs mit hochdotierten Kanalgebieten aufgrund von erhöhten Einflüssen quantenmechanischer Effekte [Ma00, Schulz00d]. 29

54 Kapitel 2 : Konzepte neuartiger MOS Transistoren 5. Einsatzspannungsschwankungen bei hergestellten MOSFETs Die drei oben beschriebenen Einflüsse der Dotierstoffkonzentration und Dotierstoffverteilung sind voneinander unabhängig und müssen im ungünstigsten Fall addiert werden. Im Experiment kommen zusätzlich zu diesen systematischen noch technologische Einflüsse hinzu. In Bild sind Ausschnitte von Steuerkennlinien von je 23 Transistoren dreier unterschiedlich dotierter Wafer dargestellt. Die Ausschnitte zeigen den Bereich der Einsatzspannung nach dem Stromkriterium (1E-6 A). Besonders bei Wafer A ist ein starker Unterschied zwischen Transistoren aus der Mitte und dem Rand des Wafers vorhanden. Insgesamt nimmt der absolute Wert der Einsatzspannung sowie die Standardabweichung mit höheren Dotierungen zu I (A) D A V =1.5V DS I (A) D B V =1.5V DS MOSFETs 23 MOSFETs L=100nm L=100nm W=4.2µ m W=4.2µ m t OX=3nm t OX=3nm -3-3 N A=5E18cm N A=6E18cm S=140mV/dec. S=155mV/dec. Los Los V GS (V) V GS (V) I (A) D C Rand-Dies V =1.5V DS 23 MOSFETs L=100nm W=4.2µ m t OX=3nm -3 N A=9E18cm S=165mV/dec. Los V GS (V) relative Häufigkeit H n A B C V (V) th Mittelwert X(V th) [V] Abweichung σv th [mv] Varianz [V ] σ 2 2 A B C 30 Bild : Histogramm der Einsatzspannung und Steuerkennlininen vertikaler MOSFETs mit unterschiedlichen Substratdotierungen. (Technologische Details siehe Kapitel 4.1.2).

55 Kapitel 2 : Konzepte neuartiger MOS Transistoren 2.2. Der potentielle Nachfolger: Der SOI-MOSFET Nach zwei Jahrzehnten intensiver Forschung hat der SOI-MOSFET im Oktober 1999 den Sprung vom Labor in die Serienproduktion geschafft und wird bei IBM in zukünftigen ICs schrittweise den Bulk-MOSFET ersetzen. Den Anfang in der Produktumstellung macht der 64-Bit Power4Chip der 170 Millionen Transistoren, in einer 0,18- µm-soi-technologie mit sieben Kupfer-Metalllagen, umfaßt. Weitere erste Produkte in SOI-Technologien sind zum einen die Alpha-CPU und zum anderen der digitale Signalprozessor TMS-320-DSP von Texas Instruments. Das besondere Merkmal von SOI-MOSFETs besteht in der Verwendung eines speziellen Siliziumsubstrats, das ein vergrabenes Oxid (buried oxide) und darüber einen dünnen monokristallinen Siliziumfilm besitzt. Diese vertikale Isolation übernimmt nun die gleiche Aufgabe, die das komplizierte Dotierstoffprofil des GP-MOSFET hatte, es verhindert, daß sich parasitäre Ströme der steuerung entziehen. Die laterale Isolation durch Unterbrechen des Siliziumfilms ermöglicht einen kompakteren Schaltungsentwurf, da keine Wannen oder tiefe Gräben zwischen den Bauelementen erzeugt werden müssen. Zusätzlich werden auch bekannte parasitäre Effekte der Bulk- Technologie, wie z.b. latch up, aufgrund der vollständigen Isolation der Bauelemete nicht mehr auftreten. Weitere Vorteile von SOI-Bauelementen, neben den reduzierten Kurzkanal-Effekten, sind die Strahlungsfestigkeit, geringe parasitäre Kapazitäten und geringerer Leistungsverbrauch, sowie eine höhere Schaltgeschwindigkeit gegenüber den konventionellen Bulk-MOSFET. Ein großer Nachteil ist die teurere Herstellung der SOI-Substrate, die hauptsächlich durch Wafer-Bonden, Sauerstoffimplantation (SIMOX), selektiver Oxidation von Silizium oder durch Überwachsen (ELO) und Rekristallisierungstechniken verursacht werden. Im direkten Vergleich, bei gleicher Betriebsspannung, erzielt ein SOI-MOSFET gegenüber einem Bulk-MOSFET eine ca. 30% bessere Leistungsfähigkeit bzw. der Leistungsverbrauch reduziert sich auf ein Drittel [Davari99]. Wie sehr die SOI-Technologie die Mikroelektronik tatsächlich beeinflussen wird, hängt deshalb stark vom Einsatz von LV/LP (low voltage/low power) Systemen ab. Ein weiterer wichtiger Aspekt der sich in einem neuen Designparameter wiederfindet, ist die Schichtdicke t Si des monokristallinen Siliziumfilms. Je nachdem, ob die gategesteuerte Raumladungszone kleiner oder größer als die Siliziumschichtdicke ist, spricht man von einem teilweise (partially) oder vollständig (fully) an Majoritätsträgern verarmten Kanalbereich, bzw. von Dickschicht- oder Dünnschichttransistoren. 31

56 Kapitel 2 : Konzepte neuartiger MOS Transistoren 1. Dünnschichttransistoren: Fully-Depleted (FD)-SOI Bei fully depleted SOI-MOSFETs, nimmt die Verarmungszone den gesamten verbleibenden Siliziumbereich unter dem ein. Mit anderen Worten, die Raumladungszone kann sich abhängig von der spannung nicht mehr ausdehnen, dadurch stehen die beiden Grenzflächenpotentiale in einer Wechselbeziehung. Siehe Bild 2.2.1, im Bänderdiagramm symbolisiert die graue Fläche die Ausdehnung der Verarmungszone. Da die Verarmungsladung konstant bleibt, entsteht eine bessere Kopplung zwischen vorspannung und der Inversionsladung, was zu einem besseren durchgriff führt. Insbesondere für zukünftige LV/LP-Transistoren bei denen nur ein geringer Spannugshub am den Ein- und Aus-Zustand trennt, ermöglicht SOI eine quasi ideale Unterschwellsteigung S von 60 mv/dekade. 2. Dickschichttransistoren: Partially-Depleted (PD)-SOI In "partially depleted" SOI-MOSFETs, existiert zwischen dem vergrabenen Oxid und dem ein neutraler Substratbereich, d.h. die Dicke der Verarmungszone ist kleiner als die Dicke der Siliziumschicht. In dem Fall in dem dieser Bereich (body) geerdet wird, verhält sich der PD-SOI-MOSFET genauso wie ein Bulk-MOSFET. Ist der body allerdings nicht angeschlossen und floatet, kann sich dieser ehemals neutrale Bereich in einigen Betriebszuständen aufladen und für parasitäre floating body bzw. kink Effekte in den Kennlinien sorgen. Im Detail werden Majoritätsladungsträger durch Stoßionisation generiert und sammeln sich im body-bereich an. Dadurch steigt das body-potential an, was wiederum zu einer Reduzierung der Einsatzspannung führt. Diese Rückkopplung erzeugt einen Sprung/Knick in der Ausgangskennlinie, was speziell für Analog-Schaltungen sehr ungünstig ist. Da es sich um Stoßionisation handelt, setzt dieser Sprung erst für Spannungen über 1.1V (Si-Bandabstand) ein. Bei schwacher Inversion und hohen Drainspannungen, führt diese positive Rückkopplung (d.h.: mehr Inversionsladung - mehr Stoßionisation - body Aufladung - Einsatzspannungsreduktion) zur Entstehung eines negativen Widerstandsbereichs, was zu Hysterese-Effekten und evtl. zu Leckströmen (latch) bzw. einem Verlust der kontrolle führen kann. Bulk PD-SOI FD-SOI W Vac W Vac W Vac W C W C i W FS i W FS qv G W C W i FS W A V qv G1 qv G2 W A V qv G1 qv G2 W A V n+ poly SiO 2 p-si Substrat Inversion qv G = +1.50eV n+ poly SiO 2 p-si top SiO 2 Depletion qv G2 = -1.0eV Inversion qv G1 = +1.50eV p-si Substrat n+ poly p-si top SiO 2 SiO 2 p-si Substrat Depletion qv G2 = -1.0eV Inversion qv G1 = +1.50eV 32 Bild : Vergleich der Bänderdiagramme : 1. Bulk, 2. PD-SOI, 3. FD-SOI.

57 Kapitel 2 : Konzepte neuartiger MOS Transistoren V (Front) G1 Front Inversion Back Accumulation AP Front Inversion Back Depletion Front Inversion Back Inversion Front Depletion Back Accumulation V (Back) G2 Front Accumulation Back Accumulation Front Depletion Back Depletion Front Depletion Back Inversion AP Typischer Arbeitspunkt Normaler Betriebsbereich Front Accumulation Back Depletion Front Accumulation Back Inversion Bild : Unterschiedliche Betriebsbereiche eines Dünnschicht-SOI n-kanal MOSFET für verschiedene Spannungen am Front- bzw. Back- bei geringer Drainspannung (linearer Bereich) [Colinge91]. Des weiteren ist die SOI-Technologie eine Grundlage zur Entwicklung von planaren Double- bzw. Surrounding- MOSFETs die voraussichtlich für eine weitere Skalierung von CMOS sorgen werden. Der Grundgedanke dieser bisher wenig erforschten aber zukunftsweisenden Möglichkeit, besteht in der Verwendung der vergrabenen zweiten Si-SiO 2 Grenzfläche als aktives Kanalgebiet, wobei das tiefe Substrat als zweites Back- genutzt wird. Das Bild zeigt den normalen Arbeitspunkt eines SOI-n-Kanal-MOSFET und alle denkbaren Zustandskombinationen für das Front- mit dem Back-. D. h. bei Ausbildung des Oberflächenkanals (Front Inversion) am Poly-Si-Front-, befindet sich das Substrat-Back- im Bereich der Akkumulation (accumulation) bzw. der Verarmung (depletion). Dies ist bedingt durch die unterschiedlichen Austrittsarbeiten für das Front- (n+poly-si mit 4,15eV) und das Back- (psi-substrat mit 5,27eV). Um aber in den schaltungstechnisch viel günstigeren Arbeitsbereich einer gleichzeitigen Front und Back Inversion zu kommen, sind bei kleinen Versorgungsspannungen von z. B. V DD < 2,5V gleiche Austrittsarbeiten für beide s notwendig und gleiche oxiddicken sinnvoll. Diese Anforderung führt zur Entwicklung von sogenannten Double-- bzw. Surrounding--Konzepten bei der das Kanalgebiet, abgesehen von einem Source- und Drain-Anschluß, von einem vollständig umschlossen wird. 33

58 Kapitel 2 : Konzepte neuartiger MOS Transistoren 2.3 Das neuartige Konzept: Der DG-MOSFET Mit dem SOI-MOSFET haben wir in der Evolutionsgeschichte des MOSFET den heutigen Stand der Technik erreicht. Um die Verkleinerung der MOSFETs fortzusetzen, bedarf es nun in naher Zukunft einer "aktiveren" Unterdrückung der Kurzkanaleffekte die am besten durch eine verbesserte steuerung erreicht werden kann. Eine bessere steuerung auf den Kanalbereich bekommt man, indem man doublegated Transistoren verwendet (Bild ). Diese Transistoren kontrollieren das Kanalpotential und die Ladungsverteilung von mindestens zwei Seiten, sind aber leider nur mit erheblich mehr Aufwand herzustellen, da das zweite sehr schwer selbstjustiert zu realisieren ist. Planare Double--MOSFETs bleiben bzgl. der weiteren Skalierung ebenfalls von der Lithographie abhängig. Nun kommt die oben gemachte Annahme, daß die laterale Abmessung nicht weiter skaliert werden kann, erschwerend hinzu. Deshalb werden zur Zeit vertikale Transistoren für double-gated bzw. surrounding-gated Konzepte entwickelt, die lithographieunabhängig und einfacher zu realisieren sind (Bild ). Für den anschließenden Übergang zu Quanteneffektbauelementen benötigt man einerseits eine weitere Beschränkung des Kanalgebietes in der dritten Dimension und andererseits den Austausch der pn-übergänge durch Tunnelbarrieren oder Hetero-Übergänge aus unterschiedlichen Materialien (Bild ). Die in diesem Zukunftsszenario vorgestellten neuen Bauelemente-Architekturen haben das konventionelle Bulk-Konzept in der Praxis bisher nur teilweise übertreffen können, haben aber bzgl. einer weiteren Skalierung, zumindest theoretisch, eine höhere Leistungsfähigkeit. Ob dies allerdings ausreicht, erheblich komplexere und damit teurere Herstellungsprozesse zu rechtfertigen, bleibt fraglich. 1. Besondere Eigenschaften eines Double--MOSFET Während der Beschreibung der einzelnen MOSFET-Konzepte wurden deren praktische Grenzen aufgezeigt. Im folgenden werden nun die besonderen Eigenschaften eines Double--MOSFET näher betrachtet. Ausgehend vom symmetrischen Aufbau ergibt sich aufgrund des optimierten Kanalgebietes eine erhöhte Stromtreiberfähigkeit sowie eine bessere Unterdrückung von Kurzkanaleffekten. Eine weitere neue Eigenschaft bei DG-MOSFETs verbirgt sich hinter dem Begriff Volumeninversion. Diese Eigenschaft tritt aber erst in extrem dünnen (< 20 nm) Siliziumschichten auf und ist bisher aufgrund mangelnder Experimente und geeigneter Simulatoren noch nicht ausreichend untersucht worden. In Kapitel drei werden dazu Ergebnisse von ersten quantenmechanischen Simulationen gezeigt, die verdeutlichen, daß dieser Effekt bei extrem dünnen Siliziumfilmen das elektrische Verhalten des Transistors stark beeinflussen wird. Aber schon bei dickeren Siliziumschichten ergeben sich typische SOI-Effekte wie z.b. eine verbesserte steuerung oder veränderte Einsatzspannungen. Zuerst werden nun die Eigenschaften kurz erläutert und anschließend im nächsten Kapitel mit Simulationsergebnissen anhand von Steuerkennlinien dargestellt. 34

59 Kapitel 2 : Konzepte neuartiger MOS Transistoren 2. Aufbau Der Double- (DG) MOSFET zeichnet sich durch folgenden Aufbau aus. Eine dünne monokristalline Siliziumschicht wird von zwei Seiten durch dielektrika und material flankiert. Die anderen beiden Seiten bilden die Source- und Drain- Anschlüsse. Im Gegensatz zu dem SOI-MOSFET ist der DG-MOSFET ebenensymmetrisch, besitzt also identische Top- und Bottom-s aus dem gleichen Material sowie oxide mit der gleichen Dicke [Takeda91], [Balestra87], [Fiegna99]. Ein Sonderfall bzw. eine Erweiterung des zweidimensionalen Double--Konzeptes ist der Fall eines dünnen Leiters, der im Querschnitt von allen vier Seiten mit einem versehen ist (rotationssymmetrisch). Dieser idealistische Gedankenansatz spiegelt sich in den Namensgebungen einiger Transistor-Konzepte wieder (z.b. GAA - all around oder SGT - Surrounding Transistor). Genau wie bei SOI-MOSFETs kann man zwischen vollständig verarmten und teilweise verarmten DG-MOSFETs unterscheiden. Teilweise verarmte DG-MOSFETs verhalten sich genauso wie zwei parallel geschaltete "Single-" (SG)-MOSFETs, da sich die beiden s nicht gegenseitig beeinflussen. Von besonderem Interesse ist also nur der vollständig an Majoritätsträgern verarmte DG-MOSFET. 3. Stromtreiberfähigkeit Aus dem geometrischen Aufbau der Double (DG) Struktur ergibt sich, daß ein solcher Transistor, aufgrund der zwei Kanäle, im Vergleich zu einem Single- (SG) Transistor, den doppelten Strom liefert. Der DG-MOSFET entspricht also in erster Näherung zwei parallel geschalteten SG-MOSFET oder einem SG-MOSFET mit doppelter Kanalweite. Im Detail haben aber noch weitere Besonderheiten, die durch die dünne Siliziumschicht gegeben sind, Einfluß auf die Stromtreiberfähigkeit. Umstritten sind insbesondere der Einfluß der Volumeninversion und die effektive Beweglichkeit der Ladungsträger. Durch die geometrische Begrenzung der Strompfade erhöht sich insbesondere bei hohen Drainspannungen der Bahnwiderstand im Kanal. 4. Kurzkanaleffekte Aufgrund der Abschirmwirkung der beidseitigen s wird das Eindringen des Drain- Potentials in das Kanalgebiet besser unterdrückt (screening effect), wie es im Bild im Vergleich zu den anderen Konzepten dargestellt ist. Die elektrischen Feldlinien enden frühzeitig an einer der beiden elektroden und können nicht bis zur Source durchgreifen. Dadurch werden die parasitären Kurzkanaleffekte am effektivsten unterdrückt. 0V 0V 0V 0V 0V 1.2V 0V p+ I Punch 1.2V 0V SOI Substrat 1.2V 0V 0V 1.2V Bild : Vergleich elektrischer Feldlinienverläufe der verschiedenen Transistorkonzepte: 1. Bulk, 2. Ground Plane, 2. Silicon on Insulator, 4. Double- 35

60 Kapitel 2 : Konzepte neuartiger MOS Transistoren 5. Volumeninversion Volumeninversion bedeutet, daß für ausreichend hohe Spannungen V GS das Potential im gesamten Siliziumfilm über 2Φ F liegt und der Transistor sich im Zustand starker Inversion befindet (Vergleiche Bilder und mit normaler Inversion). In welchen Arbeitspunkten dieser Effekt auftreten kann, ist umstritten. Balestra behauptete 1987, daß der Sättigungsstrom des von ihm hergestellten VI-MOSFET ("Volume Inversion") den des normalen MOSFET bei einer Spannung von V GS =1,2V um den Faktor 3 übersteigt [Balestra87]. Allerdings wurden bei diesem Vergleich unterschiedliche Einsatzspannungen der beiden Transistortypen nicht berücksichtigt. Bei normierten Spannungen (V GS -V th =0,5V) ist der Strom nur doppelt so groß. Das entspricht aber der Parallelschaltung von zwei Kanälen ohne den zusätzlichen Vorteil einer Volumeninversion. Andererseits wurden in diesem Beispiel unterschiedliche Oxiddicken angenommen, wobei die Dicke des Backoxids t box 10mal dicker als die Dicke des Frontoxids t fox war. Was wiederum für einen zusätzlichen Anteil einer Volumeninversion spricht, da der Dickoxidtransistor nicht genauso viel Strom liefern kann wie der konventionelle MOS- FET. Bezüglich dieses Vergleiches wurde in der Vergangenheit kontrovers diskutiert [Balestra87, Venkatesan92a, Balestra 92, Venkatesan92b]. Es konnte allerdings noch nicht gezeigt werden, ob die Volumeninversion einen zu vernachlässigenden Einfluß auf die Leistungsfähigkeit eines DG-MOSFET hat oder nicht, da es noch zu wenig erfolgreiche Experimente und in ihren Eigenschaften vergleichbare Transistoren des Bulk- und des DG-MOSFETs gibt. Balestra sieht den Grund für eine große Leistungsverbesserung, die sich im Stromwert, im Unterschwellenverhalten, in der Steilheit und in der Geschwindigkeit eines VI-MOSFET zeigt, darin, daß der Stromverlauf nun durch die Minoritäten im Volumen mitbestimmt wird. Diese Minoritäten sind nicht mehr an eine einzige leitende Grenzfläche gebunden, sondern können aufgrund der symmetrischen s durch einen quasi-stabilen Kanal im gesamten Siliziumfilm fließen. Der effektive Anstieg der Minoritätenladung im Volumen des Siliziumfilms erlaubt deshalb höhere Ströme, da der Einfluß der durch die Grenzflächen hervorgerufenen Stoßvorgänge und Grenzflächendeffekte verringert ist und die Ladungsträger im Volumen eine höhere Beweglichkeit als Ladungsträger im Oberflächenkanal haben. 6. SOI-Vorteile Genau wie bei konventionellen SOI-MOSFETs ist die Unterschwellsteigung von der Siliziumschichtdicke abhängig. Durch die DG-Struktur kann die Schichtdicke aber doppelt so dick sein wie bei einem Single--SOI-MOSFET. Bei vollständiger Verarmung des dünnen Siliziumfilms verschwindet die Kapazität der Verarmungsschicht C RLZ und die Unterschwellsteigung erreicht ihren idealen Wert von 60mV pro Stromdekade. Ebenso besitzt der DG-MOSFET weitere klassische Vorteile eines SOI-MOSFET, wie reduzierte Junction-Kapazitäten, Strahlungsfestigkeit bzgl. α-strahlung und vollständige Isolation der Bauelemente untereinander. 36

61 Kapitel 2 : Konzepte neuartiger MOS Transistoren 7. steuerung und Einsatzspannung Theoretisch kann ein Oberflächenkanal an beiden SiO 2 /Si Grenzflächen entweder getrennt oder bei verbundenen s gleichzeitig erzeugt werden, wobei im allgemeinen vom letzteren Fall ausgegangen wird. Bzgl. der steuerung und der Kontrolle der Einsatzspannung ist das DG-Konzept allen anderen MOSFET Konzepten überlegen, vorausgesetzt die Siliziumschichtdicke ist exakt einstellbar. Da das Kanalpotential direkt durch die beiden potentiale und die Siliziumschichtdicke bestimmt wird, reagiert der MOSFET sowohl auf elektrische Spannungsveränderungen als auch auf technologische Schwankungen sehr sensibel. Mit der Siliziumschichtdicke als neuem Parameter ermöglicht der DG-MOSFET einen evolutionären Übergang vom Feldeffekt- zum Quanteneffekt-Transistor. Bei Abmessungen von wenigen Nanometern bzgl. der dünnen Siliziumfilme werden sich Quanteneffekte, also eine Energiequantisierung in diskrete Energieniveaus in den Kennlinien bemerkbar machen. Aufgrund der Reduzierung der vorhandenen Zustandsdichte als Konsequenz der starken Separation zwischen den Energieniveaus wird sich die Einsatzspannung erhöhen (siehe Kapitel ). Die auftretenden ballistischen, Tunnel- und Interferenz-Effekte können dann für neue funktionale Bauelemente genutzt werden. W Vac qv G1 qv G2 W C W i n+ poly SiO 2 p-si top SiO 2 n+ poly W V Inversion qv G1 = qv G2 = +1.50eV Bild : Bänderdiagramm eines Double--MOSFET. 37

62 Kapitel 2 : Konzepte neuartiger MOS Transistoren 2.4 Der neuartige Ansatz: Der vertikale MOSFET In den vorherigen Unterkapiteln wurden neue Transistor-Konzepte beschrieben, welche das Ziel haben die parasitären Kurzkanaleffekte besser kontrollieren zu können. Im folgenden soll ein weiterer Aspekt hinzukommen. Unter der Annahme, daß in naher Zukunft die optische Lithographie bei Strukturgrößen unter 70nm an ihre praktische bzw. ökonomische Grenze stößt (siehe auch Anhang C) und alternative Lithographiesysteme ihre Produktionstauglichkeit noch nicht gezeigt haben, ist es notwendig lithographieunabhängige Transistor-Konzepte zu entwickeln. Mit dieser Annahme wird auch unterstellt, daß andere Maßnahmen (z.b. Überbelichten, Überätzen (Notch- ), oder laterale Spacer--Technologien) nicht ausreichend skalierbar sind. Diese neuen Konzepte, die im folgenden kurz aufgeführt und in ihren speziellen Eigenschaften charakterisiert werden, zeichnen sich durch ihren vertikalen Aufbau aus. Vertikaler Aufbau bedeutet, daß die Elektroden Source, und Drain nicht nebeneinander (lateral), sondern übereinander (vertikal) angeordnet sind. Die Skalierung wird bei diesen Konzepten nicht mehr durch die Lithographie bestimmt, sondern in erster Linie durch Schichtabscheidungen oder Ätzungen die zusammen mit anderen Prozeßschritten schließlich die Kanallänge definieren. Der Begriff VMOS (vertical MOS) ist allerdings schon vorbelastet. Ab Mitte der 70er Jahre wurden durch anisotropes Nassätzen "V"-förmige Gräben mit 111- Kristallorientierung der Seitenflächen für vertikale Bauelemente ausgenutzt. VMOS, UMOS oder TrenchMOS hört man ebenfalls oft im Zusammenhang mit neueren Power/Leistungs- MOSFETs, da bei diesen diskreten Bauelementen ein großer Laststrom vertikal durch den ganzen Wafer fließt. Aber auch diese Bauelemente haben mit den folgenden vertikalen Speicher/Logik-MOSFETs wenig zu tun. Obwohl sich bei vielen anderen Bauelementen (z.b. Bipolartransistoren, Power-MOSFETs, Hetero-Strukturen) schon frühzeitig vertikale Anordnungen zum Standard herausgebildet haben, überwiegen die Vorteile vertikaler Strukturen im Verhältnis zu ihren Nachteilen beim bisherigen Logik- MOSFETs nicht. Der fragwürdige und ungewisse Wechsel auf neuartige Lithographietechniken erhöht jedoch die Attraktivität von vertikalen MOSFETs. Im folgenden wird ein weltweiter Überblick über den Stand der Technik bei vertikalen MOSFETs gegeben. Hierbei werden die wichtigsten Transistorkonzepte kurz vorgestellt und anhand erster experimenteller Ergebnisse miteinander verglichen. Die im Rahmen dieser Arbeit näher untersuchten Transistoren sowie spezielle technologische Details zu den jeweiligen Herstellungsprozessen und den wichtigsten Einzelprozessschritten werden in Kapitel 4 diskutiert. Wichtig an dieser Stelle sollte die Einführung der neuen Konzepte und das Gewinnen eines Überblicks über die zur Zeit erforschten unterschiedlichen vertikalen Transistor-Varianten sein. Die anschließende Bewertung und der Vergleich der vertikalen mit den planaren bzw. der Single-- und Double- -MOSFETs untereinander zeigt interessante Unterschiede auf, die vertikale MOS- FETs für einigen Anwendungen, wie z.b. hochintegrierte Speicher oder Ladungsverschiebungs-Bauelemente attraktiv erscheinen lassen (siehe Kapitel 6). 38

63 1. Vergleich nach geometrischer Ausrichtung Kapitel 2 : Konzepte neuartiger MOS Transistoren Source Drain Source Steg/Finne Drain Drain Steg/Säule Source planarer MOSFET vertikaler FinFET vertikaler MOSFET Bild MOSFET-Grundtypen aus geometrischer Sicht. Für den planaren MOSFET, der in diesem Vergleich als Referenz-Transistor gilt, wurden die zu erreichenden Werte aus der ITRS/SIA-Roadmap für ein "low power" 100nm MOSFET zu Grunde gelegt. Der zweite Transistortyp wurde zum ersten Mal vor über 10 Jahren realisiert und seitdem ebenfalls wesentlich weiterentwickelt. Dieser Transistor wurde damals als DELTA bezeichnet, was DEpleted Lean channel TrAnsistor bedeutet. Die neuere Bezeichnung dieses Grundtyps lautet "Folded Channel Transistor" oder "FinFET". Im Fokus dieser Arbeit steht die zweite "eigentlich" vertikale Variante die sich nochmals, wie auf den nächsten Seiten zu sehen ist, in viele Untertypen aufteilen läßt. Die Werte in den Tabellen sind den angegebenen Literaturquellen entnommen und sollen einen ersten Überblick über die Leistungsfähigkeit der Transistoren geben. Jedoch muß dabei beachtet werden, daß ein direkter Vergleich aufgrund unterschiedlichster Randbedingungen in den Laboratorien nicht möglich ist und deshalb nicht viel über die Leistungsfähigkeit eines Konzeptes an sich aussagt. Deshalb wird im Anschluß der systematischen Materialsammlung eine prinzipielle Bewertung nach unterschiedlichen Sichtweisen durchgeführt. Bauelement Planarer MOSFET DELTA/FinFET Vertikaler MOSFET nmos pmos nmos pmos nmos pmos Literaturquellen [SIA 97/99 Roadmap] [SIA 97/99 Roadmap] [Hisa.89,90] [Hisa.91a,b] [Huang99] Huang01] [Risch97] [Rösner97] [Schulz98a] [Korbel99] W [µm] ,1 12 5,6 L [nm] tox [nm] 2 2 8, ,8 3 tsi [nm] bulk bulk > 1000 > 1000 NA,D [cm -3 ] 1E18 1E18 2E15 1E16 1E18 1E18 ION [µa/µm] IOFF [A/µm] 20E-12 3E-09 1E-16 1E-07-3E-05 Vth [V] 0,35-0,35 0,2-0,1 0,65 0,46 S [mv/dek.] gm [µs/µm] ft [GHz] 55 (80) 55 (40) ,8 fmax [GHz] ,6 Tabelle Elektrische Kenngrößen der drei Grundtypen aus geometrischer Sicht. 39

64 2. Vergleich nach Herstellung der Kanallänge Kapitel 2 : Konzepte neuartiger MOS Transistoren Drain Source Drain Source Drain Source Implantation Epitaxie Diffusion Bild Vergleich nach Herstellung der Kanallänge. Im folgenden werden Untergruppen vertikaler MOSFETs nach unterschiedlichen Klassifizierungsmerkmalen verglichen. Ein sinnvolles Kriterium ist die Art und Weise wie die Kanallänge prozesstechnisch realisiert wird. Die vereinfachten Grundstrukturen in Bild sind wiederum auf ihre charakteristischen Merkmale reduziert. Der Trench-Transistor-Cell-MOSFET von Texas Instruments [Richardson85] war der erste vertikale MOSFET der für eine Speicheranwendung entwickelt wurde. Ähnliche Konzepte sind der "Seitenwand" oder "Surrounding--Transistor (SGT)". Hier werden wie bei einem planaren MOSFET die S/D-Gebiete und damit der Kanal durch einfache Implantation erzeugt, wobei das Polysilizium-Spacer- teilweise als selbstjustierende Maske eingesetzt wird. Beim zweiten vertikalen MOSFET, der Epi-Mesa Variante, wird eine epitaktisch erzeugte Schichtfolge zuerst zu einer Mesa strukturiert, und danach mit einem um diese Mesa herumlaufenden Spacergate aus Polysilizium versehen. Im dritten Konzept (Vertical-Replacement-, VRG) wird das Kanalgebiet durch die Ausdiffusion von Dotierstoffen aus Silikatglasschichten erzeugt. Die detaillierte Beschreibung der Prozessierung folgt in Kapitel 4. Bauelement p-sgt n-sidewall n-sidewall (ROS) Poly-SGT n-diffusion (VRG) p-diffusion (VRG) Literaturquellen [Suno.89] [Taka.88,91] [Schulz00c] [Schulz00d] [Bert.96] [Bert.97] [Cho99] [Herg.99] [Herg.01] [Auth98b] [Oh00] [Nita.91] [Monroe99] W [µm] 100 5,6 0,5 1 32,8 16,4 L [nm] tox [nm] ,8 2,5 tsi [nm] 400 > NA,D [cm -3 ] 5E16 1E18-5E16 3,5E18 1E18 ION [µa/µm] IOFF [A/µm] 1E-15 5E-12 1E-12 1E-13 3E-11 4E-9 Vth [V] -0,35 0,6 0,6 0,3 0,64 0,2 S [mv/dek.] gm [µs/µm] ft [GHz] - 9, fmax [GHz] - 9, Tabelle Elektrische Kenngrößen der vertikalen Konzepte SGT und VRG. 40

65 Kapitel 2 : Konzepte neuartiger MOS Transistoren 3. Konzepte zur Herstellung des oxids vor dem Kanalgebiet Drain Source Drain Source Drain Source VFET VOXFET Φ-FET Bild Konzepte zur Herstellung des oxids vor dem Kanalgebiet. Zum Epitaxie-Konzept gibt es weitere Modifikationen, die unterschiedliche Herstellungsarten der Epi-Schichten ausnutzen. Beim VFET- und beim VOXFET-Konzept wird eine selektive LPCVD-Epitaxie verwendet. D.h. die epitaktischen Schichten wachsen nicht ganzflächig auf dem Wafer auf, sondern nur an nicht maskierten Stellen wo das Substrat frei liegt. Dazu wird ein Loch in eine Oxidmaske geätzt, in dem anschließend epitaktisch Schichten hochwachsen. Diese Oxidmaske wird beim VFET nachher vollständig entfernt. Im Gegensatz dazu befindet sich in dieser Oxidmaske beim VOXFET eine vergrabene Polysiliziumschicht die später als elektrode weiter verwendet wird. Ein Nachteil beim VOXFET-Konzept ist jedoch, daß das oxid auf dem Polysilizium aufgewachsen wird und deshalb von minderer Qualität ist. Zusätzlich muß vor der Epitaxie das oxid wieder von der Substratoberfläche durch eine anisotrope Trockenätzung (RIE) entfernt werden, was sich aufgrund von Ätzschäden in der Substratoberfläche ebenfalls negativ auf die Qualität der epitaktischen Schichten auswirkt. Durch die dickere Oxidschicht, die das umgibt, werden zwar die Überlapp-Kapazitäten zu Source und Drain reduziert, jedoch bedarf es einer genauen Kontrolle des Schichtwachstums um eine Dejustage der Kanalschicht zum zu verhindern. Dies wird dadurch erschwert, daß es während der selektiven Epitaxie am Rand der Wachstumsgebiete zur Ausbildung von Flächen mit unterschiedlichen kristallographischen Orientierungen, den sogenannten Facetten, kommt. Einerseits ist es vorteilhaft, daß die epitaktische Schicht in der Mitte dicker ist als am Rand da dadurch Leckströme in der Mesamitte unterdrückt werden, andererseits werden an den Facettengrenzen verstärkt Leckströme injiziert. Für (100)-Substrate hängt das Verhältnis der Dicken von dem Verhältnis der Wachstumsraten R hkl / R 100 der Facetten ab (siehe Bild 2.4.4) [Moers98]. sin( α hkl ) Aus tan( α ) = ergibt sich R cos( α ) hkl hkl R 100 d Rand = 1 cos ( α ) hkl R R hkl 100 d

66 Kapitel 2 : Konzepte neuartiger MOS Transistoren 42 SiO 2 [001] [100] [010] α hkl d hkl α (100) p n p d 100 (100)-Si Substrat (hkl) d Rand [100] [001] [100] (111) (311) [010] α 111 =54,74 [010] α 311 =25,24 [001] Bild Schematische Darstellung des Facettenwachstums bei selektiver Epitaxie. Während in der Mitte der epitaktischen Schicht die Oberfläche die Orientierung des Substrats übernimmt, kommt es am Rand zum Facettenwachstum. Der Winkel αhkl zwischen den Facetten ist durch die kristallographischen Orientierungen gegeben, während der Winkel α von dem Verhältnis der Wachstumsraten der einzelnen Facetten abhängt. Durch das Facettenwachstum ist die epitaktische Schicht am Rand dünner als in der Mitte, drand < d100 [Moers98]. Der VΦT ist am ehesten mit dem VOXFET zu vergleichen. Anstelle der selektiven E- pitaxie wurde bei diesem Konzept allerdings eine einfache Polysiliziumschicht abgeschieden. Dieses Vorgehen reduziert die Komplexität und damit die Herstellungskosten erheblich. Dieses Konzept ist aufgrund der fehlenden Kanaldefinition allerdings nicht skalierbar und für Kurzkanal-MOSFETs nicht zu verwenden. Bauelement pvfet (110) pvfet (100) pvfet pvoxfet pvφt Literaturquellen [Behamm.96b] [Behamm.96c] [Moers98] [Moers98] [Klaes99] [Moers98] [Maeda94] [Maeda95] W [µm] ,6 L [nm] tox [nm] tsi [nm] > 1000 > 1000 > 1000 > ND [cm -3 ] 1E18 1E18 1E18 1E18 1E18 ION [µa/µm] < < 5 IOFF [A/µm] 1E-16-1E-9 1E-9 1E-12 Vth [V] -1,7-2,4-1,95-2,2-1 S [mv/dek.] gm [µs/µm] ft [GHz] - 1,9-8,7 - fmax [GHz] - 1,2-19,2 - Tabelle Elektrische Kenngrößen von VFET, VOXFET und VΦT.

67 4. Vergleich alternativer Barrieren: Bandgap Engineering Kapitel 2 : Konzepte neuartiger MOS Transistoren Drain Source Drain Source Drain Source VPDB δ-dotierte Schicht VAHMOS SiGe PLED Tunnelbarrieren Bild Vergleich alternativer Potentialbarrieren. Aufgrund statistischer Schwankungen der Dotierstoffverteilung und erhöhter Substratleckströme durch Band-zu-Band-Tunneln bei höher dotierten pn-übergängen und kürzeren Kanallängen, kann der doppelte pn-übergang eines MOSFET keine ausreichende Barriere für Ladungsträger mehr ausbilden. Diese Barriere ist für ein vollständiges Abschalten des MOSFETs notwendig, deshalb ist es erforderlich alternative Kanalbarrieren zu untersuchen. Das Einfügen zweier intrinsischer Pufferschichten vor und nach einer δ-dotierten Schicht entspricht der Weiterentwicklung von LDD-Gebieten, bzw. der Umwandlung von pn- zu pin-übergängen. Dieser Lösungsansatz alleine kann allerdings die oben erwähnten Probleme nicht lösen, deshalb muß die Potentialbarriere, die durch Dotierstoffe erzeugt wurde, evtl. durch eine Potentialbarriere die durch ein anderes Material bzw. Atomgitter erzeugt wird, ersetzt werden. Anstelle der pn-übergänge könnte man deshalb Hetero-Übergänge bzw. Tunnelübergänge verwenden. Als Hetero-Übergänge bieten sich Silizium-Germanium Legierungen (SiGe) an, die aus der Bipolartechnik zur HBT-Herstellung bekannt sind. Eine geeignete Beeinflussung der Bandstruktur durch die Zusammensetzung der Legierung sowie die Verspannung benachbarter Schichten erlauben ein gezieltes "Bandgap Engineering". Problematisch ist allerdings die Unsymmetrie der Bandstruktur bzgl. Elektronen und Löcher, was konventionelle CMOS-Lösungen erschwert. Die Herstellung von Heterostrukturen mit verspannten Kristallgittern ist mit Hilfe der Dünnschichtepitaxie möglich. Als Tunnelübergang können dünne Oxid- und Nitridschichten dienen. Der größte Nachteil dieser Art von Barrieren ist, daß der kleine OFF-Strom auf Kosten eines reduzierten ON- Stroms erreicht wird. Diese zusätzlichen Barrieren sind nun nicht mehr mit der spannung dynamisch steuerbar, sondern sind in jedem Zustand vorhanden. Mit der spannung kann eine Materialbarriere nicht erniedrigt werden, vielmehr werden die Ladungsträger die diese Barriere zu überwinden haben, vor der Barriere in unterschiedliche energetische Zustände gebracht, je nachdem ob sie die Barriere überwinden sollen oder nicht. Aufgrund der niedrigen OFF-Ströme bietet sich diese Art von Barrieren für Einsätze in neuartigen Speicherzellen an (siehe Kapitel 6). Zusätzlich als Potentialbarriere können Heteroschichten (z.b. SiGe, SiGeC) und dünne Isolatorschichten als Diffusionsbarrieren dienen, um Dotierstoffdiffusion aus den hoch dotierten Source/Drain-Gebieten in die niedrig dotierten Kanalgebieten zu verhindern. 43

68 Kapitel 2 : Konzepte neuartiger MOS Transistoren n p n E - y n-si p-si SiGe n-si E y Si SiGe E V n Oxid i-si Oxid n E y pn-übergang Hetero-Übergang Tunnel-Übergang Bild Vergleich von pn-, Hetero- und Tunnel-Übergang. In Bild sind noch einmal die unterschiedlichen Schichtsysteme mit einem schematischen Bänderdiagramm dargestellt. Insbesondere für Transistorkonzepte mit SiGe gibt es unterschiedlichen Modifikationen, zum einen können einzelne Gebiete (Source/Drain oder Kanal) aus SiGe, SiGeC oder nur aus Ge bestehen zum anderen sind beliebige Kombinationen denkbar. Die vorgestellten Transistorbezeichnungen die auch in der Tabelle vorkommen, lauten im Detail wie folgt: VPDB (vertical planar doped barrier) MOSFET, VAHMOS (vertical advanced heterojunction MOS) und PLED (planar localised electron device). Hervorzuheben sind die extrem niedrigen OFF-Ströme die mit dem VAHMOS- Konzept erreicht wurden. In diesem Zusammenhang muß aber noch ein Nachteil der Konzepte mit Germanium-Schichten erwähnt werden. Aufgrund des fehlenden natürlichen Oxids auf Ge-Schichten muß auf diesen eine Opferschicht aus Si aufgebracht werden, die sich bei einer nachfolgenden Oxidation dann zu SiO 2 umwandeln kann, um die Germaniumschicht gegenüber anliegende s zu isolieren. Bauelement n-v-pdb SiGe VAHMOS SiGe pmos SiGeC pmos PLED Literaturquellen [Gossner95] [Meyer98] [Coll.99a,b] [Liu98] [Liu99] [Yang99] [Naka.97] [Kisu99] W [µm] ,4 L [nm] tox [nm] tsi [nm] > 1000 > 1000 > 1000 > NA,D [cm -3 ] 2E18 5E17 5E18 9E17 4E17 ION [µa/µm] IOFF [A/µm] 1E-13 1E-16 1E-6 1E-4 1E-12 Vth [V] 1,2-0,71 0-0,8 1 S [mv/dek.] gm [µs/µm] , ft [GHz] fmax [GHz] Tabelle Elektrische Kenngrößen von Konzepten mit alternativen Potentialbarrieren. 44

69 5. Konzepte zur Begrenzung von parasitären Strompfaden Kapitel 2 : Konzepte neuartiger MOS Transistoren Drain Source Drain Source Drain Source Oxid Bulk SOI DG Bild Begrenzung von parasitären Strompfaden im Bulk durch SOI-und DG-Konzepte. 6. Konzepte zur Vergrößerung der aktiven Siliziumfläche Drain Source Drain Source Drain Source single gate (1D) double gate (2D) surrounding gate (3D) Steigerung der aktiven Kanalfläche durch Vergrößerung der Siliziumoberfläche Bild Konzepte zur Vergrößerung der aktiven Siliziumfläche. Konzepte zur Begrenzung der parasitären Strompfade im Substrat und zur Erhöhung der aktiven Siliziumfläche laufen auf double-gate bzw. surrounding-gate Architekturen hinaus. Diese werden im Anschluß noch genauer diskutiert. Das vertikale SOI-Konzept wurde bisher allerdings noch nicht realisiert. Surrounding-gate Strukturen mit langen Kanalgebieten wurden von Auth und Zheng mittels E-Beam Lithographie bereits 1996 bzw hergestellt. Bauelement SOI Double FD SGT Double Literaturquellen - [Schulz98a,b] [Schulz00d] [Zheng98a,b] [Auth96,97] [Auth98a,b] W [µm] - 3, L [nm] tox [nm] tsi [nm] NA [cm -3 ] - 2E18 1E15 1E16 ION [µa/µm] IOFF [A/µm] - 1E-12 1E-5 1E-13 Vth [V] - 1,4-0,3 0,3 S [mv/dek.] gm [µs/µm] ft [GHz] fmax [GHz] Tabelle Elektrische Kenngrößen von vertikalen Double--MOSFETs. 45

70 Kapitel 2 : Konzepte neuartiger MOS Transistoren 2.5 Bewertung der unterschiedlichen Double--Konzepte Source Drain Drain Drain Source Oxid Oxid Silizium Silizium Silizium Source Bild Die drei Double--Grundtypen : 1. Der planare MOSFET als Referenz und Stand der Technik. 2. Der vertikale MOSFET der aus einer Faltung der Oberfläche entsteht. 3. Der eigentliche vertikale MOSFET der aus einer 90 Drehung entsteht. Nachdem in Kapitel 2.3 das Double- Transistor-Konzept als Lösung zur Unterdrückung von Kurzkanaleffekten vorgestellt wurde, und danach in Kapitel 2.4 vertikale Transistoren zur Überwindung der Lithographieabhängigkeit bei der Skalierung vorgestellt wurden, liegt es nahe, nun vertikale Double--MOSFETs etwas genauer zu untersuchen. Ein wesentlicher Aspekt dieser Arbeit ist deshalb die Herstellung eines vertikalen Double--MOSFETs sowie eine vergleichende Bewertung der möglichen Double- Alternativen. Dazu wird die bekannte Klassifizierung aufgegriffen. Wie konventionelle Bulk-MOSFETs (siehe Bild 2.4.1) kann man auch DG-MOSFETs nach der geometrischen Sicht in drei Grundtypen unterscheiden. Als erster der bekannte planare MOSFET bei dem sowohl das als auch der Stromfluß (siehe Pfeile in Bild 2.5.1) parallel zur Siliziumsubstratoberfläche verlaufen. Als zweiter der vertikale Fin- FET, der aus einer Faltung der Siliziumoberfläche entsteht, indem ein entsprechender Siliziumsteg geätzt wird. In diesem Siliziumsteg verläuft der Stromfluß wieder parallel zur Siliziumsubstratoberfläche. Das allerdings steht senkrecht zum Substrat und parallel zur Seitenwand des Siliziumstegs. Bei der letzten, ebenfalls vertikalen Variante sind im Unterschied zur zweiten sowohl der Stromfluß als auch das senkrecht zu Siliziumsubstratoberfläche ausgerichtet. Während das der beiden vertikalen Varianten zum Substrat hin durch das oxid isoliert werden kann, benötigt man bei der planaren Variante von vornherein einen Isolator unterhalb des vergrabenen s. Praktisch bedeutet dies, daß für die planare Double--Variante SOI-artige Wafer benötigt werden, während die vertikalen Varianten einfacher auf normalen bulk-wafern hergestellt werden können. Um Prozessvorteile, wie einen Ätzstopp auf dem vergrabenen Oxid, ausnutzen zu können wird auch der FinFET in der Praxis ebenfalls auf SOI- Wafern hergestellt. 46

71 Kapitel 2 : Konzepte neuartiger MOS Transistoren In der anschließenden Bewertung wird der vertikale Double--MOSFET detaillierter betrachtet und in die drei Grundtypen nach der Einteilung aus Kapitel unterteilt, so daß insgesamt fünf Double--Konzepte genauer untersucht werden. Die fünf Konzepte sind in Bild noch einmal zusammengefaßt. Die wichtigsten Merkmale der unterschiedlichen Transistor-Konzepte sind in Tabellen aufgelistet, die auch als Bewertungskriterien herangezogen werden können. Dabei werden die Transistorkonzepte aus drei unterschiedlichen Sichtweisen (Technologie, Entwurf und System) betrachtet. Entscheidend ist, daß eine endgültige Beurteilung sehr stark von der geplanten Anwendung abhängig ist, und einige Merkmale, je nach Sichtweise, sowohl als Nachteil als auch als Vorteil gewertet werden können. Als erstes werden technologische Bewertungskriterien angeführt, dabei wird gefragt mit welchen Herstellungsprozessen die Bauelemente realisiert und die wesentlichen Teile des Bauelements definiert werden. Danach werden schaltungstechnisch relevante Unterschiede aufgezeigt. Hier steht im Vordergrund welchen Einfluß die technologischen Strukturen auf die elektrischen Parameter des Bauelements haben und wie diese optimiert werden können. Die letzte Sicht wägt die (elektrische) Funktionalität gegenüber dem (technologischen) Aufwand ab wobei die Wirtschaftlichkeit also das Preis-Leistungs-Verhältnis das wichtigste Bewertungskriterium ist. Viele der folgenden Anmerkungen beziehen sich auf Details in der zitierten Literatur zu Herstellungsverfahren, elektrischen Kennlinien und möglichen Anwendungen. Weiterreichende Erläuterungen finden sich in den entsprechenden Kapiteln 4, 5 und 6. Motivation: Annahme 1: Eine Fortsetzung der Skalierung der Kanallänge L bringt weiterhin verbesserte Bauelemente hervor. Annahme 2: Zur Unterdrückung von parasitären Kurzkanaleffekten ist ein Double--Konzept notwendig. Die Aufgabe ist also die Verkleinerung des wichtigsten technologischen Parameters, die Kanallänge L. Nein! Das Problem: Die (optische) Lithographie wird in naher Zukunft ihre technische/ökonomische Grenze erreichen! Ja! Für die weitere Skalierung werden Lithographieabhängige Konzepte verwendet: Definition der Kanallänge durch Lithographie: Für die weitere Skalierung werden Lithographieunabhängige Konzepte verwendet: Definition der Kanallänge durch: Belichtete Fläche Belichtete Linie Trockenätzung und Implantation Silizium- Epitaxie Schichtabscheidung und Ausdiffusion Source Drain Drain Drain Drain PSG Drain Source Bulk Oxid Silizium Oxid Silizium Silizium Source Silizium Source Silizium Source Planarer DG FinFET SGT EPI VRG Bild Unterschiedliche Ansätze zur Definition der Kanallänge L. 47

72 Kapitel 2 : Konzepte neuartiger MOS Transistoren Technologie-Kriterien (Herstellung des Bauelements) Bewertungskriterium Plan. DG FinFET SGT EPI VRG Kanallängen- Definition Lithographie Lithographie Ätzung + Implantation Epitaxie Abscheidung Ausdiffusion Material im Kanalgebiet SOI-Si SOI-Si Bulk-Si Epi-Si Epi-Si Kanalweiten- Lithographie SOI-Wafer/ Spacer/ Spacer/ Lithographie Definition Ätzung Litho. Litho. Siliziumdicken- SOI-Wafer Spacer/ Spacer/ Spacer/ Lithographie Definition Litho. Litho. Litho. S/D - Definition (mehrere) Implant. Schräg- Implant. (mehrere) Implantation Epi + Implant. Ausdiffusion Implantation S/D - Selbstjustage ja ja ja, teilweise nein ja S/D - Kontakte einfach einfach, Epi schwer schwer schwer Bottom Kontakt schwer einfach einfach einfach einfach Wafer - Typ SOI SOI Bulk/SOI Bulk/SOI Bulk/SOI Lage der Grenzflächen Ober- + Steg-Seitenwand Oberfläche + Seitenwand Seitenwand Unterfläche Seitenwand GOX - Qualität gut mittel gering mittel mittel Temperatur - Einfluß gering gering gering mittel hoch Kristallgitterätzschäden gering mittel hoch hoch gering Diffusions- oder Tunnel-Barrieren nein nein nein leicht möglich schwer möglich Tabelle Bewertung nach Technologie-Kriterien. Die Auflistung einer Auswahl wichtiger Bewertungskriterien an sich stellt schon eine Bewertung dar, da einige Aspekte zur Wahrung der Übersichtlichkeit nicht angeführt wurden und scheinbar besonders wichtige Kriterien neben unwichtigeren aufgeführt sind. Besonders problematisch ist, daß Variationen und Erweiterungen in allen Konzepten denkbar sind, deshalb gibt es in den meisten Punkten kein besseres oder schlechteres Konzept, sondern eine andersartige Lösung des Problems. 1. Kanallängen-Definition (Ziel: kleinstmögliche Kanallänge) Während die Kanallänge des planaren DG und des FinFET durch die Lithographie definiert werden, wird diese beim SGT nicht durch einen einzigen Schritt sondern aus der Kombination der Mesaätzung, Polysiliziumgateätzung und der S/D-Implantation definiert. Eine wesentliche Annahme in dieser Bewertung ist es, daß die optische Lithographie nicht weiter herunter skaliert werden kann und daß keine alternativen Lithographiesysteme produktionstauglich sind. Deshalb wird hier eine von der Lithographie abhängige Kanallänge als ungünstig angenommen. Genauso ungünstig wird aber der Sachverhalt beim SGT-Konzept gesehen, da hier zu viele ungenaue Prozesse Einfluß auf die Kanallänge haben. Im Gegensatz dazu wird bei der Epi-Variante ein in-situ dotierter Schichtstapel erzeugt. Die aufwendigste Prozeßfolge besitzt der VRG, dort wird die Kanallänge durch Schichtabscheidungen und Ausdiffusion von Dotierstoff aus diesen Schichten definiert. 48

73 Kapitel 2 : Konzepte neuartiger MOS Transistoren 2. Material im Kanalgebiet (Ziel: monokristallines Silizium) Abgesehen von den Epi-Untertypen VOXFET, VAHMOS und PLED die entweder Poly-Silizium, Silizium-Germanium (SiGe) oder Poly-Silizium/Nitrid-Schichten im Kanalgebiet haben, verwenden die hier näher betrachteten Haupttypen alle monokristallines Silizium. Der Unterschied besteht darin, welcher Wafertyp (SOI oder Bulk) verwendet wird, bzw. ob eine zusätzliche epitaktische Schicht hinzukommt. Hierbei werden aber keine größeren Qualitätsunterschiede zwischen epitaktisch präpariertes Silizium und SOI angenommen. 3. Kanalweiten-Definition (Ziel: unterschiedliche Kanalweiten) Bei dem planaren DG sowie bei dem VRG wird die Kanalweite durch die Lithographie definiert, was in diesem Szenario als ungünstig gegenüber der Möglichkeit einer Lithographie unabhängigen Definition wie beim SGT oder EPI-Konzept angesehen wird. Beim FinFET wird die Kanalweite grundsätzlich durch die Dicke der Siliziumschicht des verwendeten SOI-Wafers festgelegt. Unterschiedliche Kanalweiten müssen dann durch die Ätzung paralleler Stege realisiert werden. 4. Siliziumdicken-Definition (Ziel: konstante Siliziumdicke) Neben der Kanallänge und der Kanalweite definiert die Siliziumschichtdicke die dritte Dimension des Kanalgebietes. Diese kann nun auch beim FinFET Lithographie unabhängig hergestellt werden. Andererseits wird beim planaren DG diese geometrische Richtung jetzt durch den SOI-Wafer vorgegeben. Bei den anderen Konzepten ändert sich im Vergleich zur Kanalweiten-Definition nichts. 5. Source/Drain-Definition (Ziel: scharfe/abrupte Dotierstoffprofile) Bei den ersten drei Konzepten werden die S/D-Gebiete klassisch, evtl. mit mehreren, Dotierstoff-Implantationen durchgeführt. Diese Methode wird aufgrund von Dotierstofffluktuationen als nicht skalierbar angenommen. Beim Epi-Konzept werden die S/D-Gebiete gleichzeitig mit der Kanallänge durch die epitaktischen Schichten definiert. Dadurch sind besonders scharfe Dotierstoffprofile und Konzentrationsgradienten möglich. Das VRG-Konzept erzeugt zumindest die LDD-Gebiete durch Ausdiffusion von Dotierstoffen aus hochdotierten PSG- oder BSG-Schichten. Nachteil der letzten beiden Konzepte ist die Abhängigkeit vom Temperaturbudget (siehe unten). 6. Source/Drain-Selbstjustage (Ziel: Selbstjustage zum ) Das einzige Konzept ohne S/D-Selbstjustage ist das Epi-Konzept, da dort S/D- Gebiete und Kanalgebiet in einem Schritt definiert werden. Ansonsten dominiert die klassische Selbstjustage durch die Implantation, wobei das Poly-Si- als Maske fungiert. Die Ausnahme ist wieder das VRG-Konzept, welches die schon erwähnten Pufferschichten verwendet und damit auf andere Art eine (Selbst)-Justage erreicht. 49

74 Kapitel 2 : Konzepte neuartiger MOS Transistoren 7. Source/Drain-Kontakte (Ziel: einfache und sichere Kontaktierung) Die Source/Drain Kontakte für den planaren DG und den FinFET werden als "elevated source/drain" realisiert, d.h. daß auf den dünnen Siliziumschichten eine zusätzliche epitaktische Siliziumschicht aufgebracht wird um die Bahnwiderstände zu verbessern. Bei den anderen Konzepten wird eine aufwendige Prozessierung zur Erzeugung eines sogenannten "landing pad" durchgeführt, um einen Kurzschluß des oberen Kontaktes zu den seitlichen s zu verhindern. 8. Herstellung des Bottom--Kontakt (Ziel: einfacher und sicherer Kontakt) So einfach die Kontaktierung der Source/Drain Gebiete beim planaren DG ist, so schwierig ist die Kontaktierung des vergrabenen "bottom-gate". Hier sind alle anderen Konzepte mit seitlichen s bei der technologischen Realisierung im Vorteil. 9. Wafer-Typ (Ziel: Bauelementeisolation) Für den planaren Double--MOSFET sind SOI-Wafer zwingend erforderlich. Für den FinFET sind SOI-Wafer vorteilhaft, da dadurch ein paralleler parasitärer Bulk- MOSFET verhindert wird. Für die anderen Konzepte können SOI-Wafer optional eingesetzt werden, um die Isolation zwischen den Bauelementen zu verbessern, ansonsten sind diese nicht notwendig. 10. Lage der Grenzflächen (Ziel: (100) Kristallorientierung) Die Lage der Grenzflächen erfordert je nach Ausrichtung unterschiedliche Wafer oder Layouts. Das Ziel ist es den Inversionskanal an eine (100) Grenzfläche zu legen, da diese für den Inversionskanal die günstigsten Eigenschaften wie z.b. eine höhere Beweglichkeit besitzt. Deshalb werden für planare Ober-/Unterflächen Wafer mit [011] Flat benötigt und für vertikale geätzte Seitenwände Wafer mit [010] Flat verwendet. Ein weiterer Aspekt hierbei ist die Erreichbarkeit dieser Grenzflächen während der Prozessierung, hier schneidet allerdings der planare Typ am schlechtesten ab. 11. oxid-qualität (Ziel: hohe Zuverlässigkeit) Im Vergleich zu den anderen Konzepten hat der SGT die geringste oxid-qualität, da dieses auf zwei unterschiedlichen Grenzflächen aufwächst. Diese haben zwar die gleiche Kristallorientierung, unterscheiden sich aber aufgrund der Kristallgitterschäden durch die Grabenätzung. Desweiteren erhält man an der Mesaunterkante, also in der Mitte des Kanals, eine Oxidverjüngung die zu einem schnelleren oxiddurchbruch führen kann. Qualitätsverluste an der Mesaseitenwand sind bis jetzt noch nicht festgestellt worden. Von der Qualität der vergrabenen Si/SiO 2 -Grenzschicht bei einem SOI- Wafer hängt das planare DG-Konzept ab. Hier wurde unterstellt, daß im Vergleich und im Zuge einer SOI-Wafer-Optimierung diese Grenzfläche die beste Qualität hat. 50

75 Kapitel 2 : Konzepte neuartiger MOS Transistoren 12. Temperatur-Einfluß (Ziel: geringe Dotierstoffprofilverschiebung) Bezüglich des Temperatur-Budgets des Herstellungsprozesses sind für das Epitaxieund das VRG-Konzept besondere Randbedingungen zu beachten. Beim Epi-Konzept sind die hohen S/D-Dotierstoffkonzentrationen schon vor dem Aufwachsen des oxids im Silizium vorhanden. D.h. hohe Temperaturen während der Oxidation führen zu einem Zerfließen der Dotierstoffprofile und zu einer Verkürzung des Kanalgebiets. Dieser Effekt kann durch Hinzufügen von Kohlenstoff als Diffusionsbarriere, in eine epitaktische Zwischenschicht, verringert werden. Beim VRG-Konzept ist das ungewollte Ausdiffundieren aus den Pufferschichten noch problematischer, da diese Schichten bereits am Anfang des Gesamtprozesses erzeugt werden und während der Prozessierung auf dem Wafer verbleiben, die eigentliche Ausdiffusion aber erst am Prozeßende erfolgen soll. 13. Kristallgitter-Ätzschäden (Ziel: keine Kristallgitterschädigung) Beim SGT und beim Epi MOSFET liegen die S/D-Gebiete teilweise in geätzten Bereichen in denen durch die Ätzschäden im Kristallgitter die Dotierstoffdiffusion erhöht ist. Dieser Aspekt ist allerdings nicht kritisch, da in diese Bereiche die anschließende HDD-Implantation erfolgt, die ebenfalls das Siliziumgitter schädigt. Bei diesen beiden Typen und beim FinFET könnten während der Graben- bzw. Steg-Ätzung auch Schädigungen des Kristallgitters an der Mesaseitenwand auftreten. Bisher konnten aber noch keine nennenswerten Leistungseinbußen der MOSFETs darauf zurückgeführt werden. Ein Optimierungsvorschlag diesbezüglich ist, durch Aufwachsen und Entfernen von Opferoxiden mögliche Gitterschädigungen an den Seitenwänden zu reduzieren. 14. Diffusions/Tunnel-Barrieren (Ziel: Channel Engineering) Die oben bereits erwähnten Konzepte "VAHMOS" und "PLED" sind im Prinzip mit der Epi-Variante zu vergleichen, wobei beim VAHMOS eine SiGe-Schicht und beim PLED Multischichten aus Nitrid und Polysilizium an Stelle der normalen Epitaxieschicht treten. Für die anderen Konzepte sind solche Modifikationen erheblich aufwendiger. Dadurch ist beim Epi-Konzept der Wechsel bzw. Übergang vom Feldeffektbauelement zum Quanteneffektbauelement am einfachsten. 15. Bewertung aus technologischer Sicht Hat man die Aufgabe ein möglichst kleines und gut definiertes Kanalgebiet herzustellen, erzielt man in der Theorie mit epitaktischen Schichtstapeln die besten Ergebnisse. Allerdings ist hier die Schnittstelle bzw. Justage zur Außenwelt (Source, Drain und ) am schlechtesten definiert. Die beste Justage erreicht das VRG-Konzept. Das dem konventionellen BULK-MOSFET naheliegende planare Konzept profitiert von den noch nicht optimierten Schwächen der anderen Konzepte wie z.b. der Temperaturabhängigkeit. Das SGT-Konzept hat im technologischen Vergleich die meisten Schwachstellen da hier zu viele Einzelprozesse die Kanallänge beeinflussen. Die Nachteile von planaren DG und FinFET sind die lithographiabhängigen Kanallängen sowie stärkere Dotierstoffluktuationen durch Implantationen. Sollten die obigen Annahmen nicht zutreffen würde die technologische Bewertung für das FinFet-Konzept günstiger sein. 51

76 Kapitel 2 : Konzepte neuartiger MOS Transistoren Entwurfs-Kriterien (Optimierung des Bauelements) Bewertungskriterium Planarer DG FinFET SGT EPI VRG Kanallängen-Variation mittel, Litho mittel, Litho hoch gering gering Kanalweiten-Variation mittel, Litho mittel, SOI mittel, Litho mittel, Litho mittel, Litho Siliziumdicken-Variation mittel, SOI mittel Litho hoch hoch hoch Bahn-Widerstände gering gering mittel hoch hoch S/D Überlapp-Kapazität gering gering mittel hoch gering --Dejustage groß gering mittel mittel gering Packungsdichte gering mittel hoch hoch hoch Kanallängen - Flöten ja ja nein nein nein Kanalweiten - Flöten ja ja, möglich ja ja ja S/D - Symmetrie ja ja nein nein nein Besondere Parameter Dicke des SOI-Oxids Höhe des Si-Stegs dicke Kanalkante Dotierung in der Epi Dicken der Puffer Parasitärer Kanten-FET vorhanden vermeidbar vermeidbar vermeidbar vorhanden Substrat Kontakt nein nein ja nein ja, möglich Tabelle Bewertung nach Entwurfs-Kriterien. 1. Kanallängen-Variation (Ziel: L gering) Die Transistor-Konzepte deren Kanallänge von der Lithographie abhängen, werden in Hinblick auf Strukturgrößen von kleiner 50nm kritisch bewertet, da hier mit einer hohen Kanallängen-Schwankung gerechnet wird. Während die Konzepte, bei denen die Kanallänge mit Schichtabscheidungen definiert sind, günstiger bewertet werden, da eine niedrigere Variation angenommen wird. 2. Kanalweiten-Variation (Ziel: W gering) Bei diesem Betrachtungspunkt bestehen die geringsten Unterschiede zwischen den einzelnen Konzepten, da bei allen die Kanalweite entweder direkt oder indirekt von den Schwankungen in der Lithographie abhängt. Die Ausnahme ist hier das FinFET- Konzept, da in diesem Fall die Kanalweite von den Schwankungen der Dicke des verwendeten top-siliziums des SOI-Wafers abhängt. Diese Schwankungen liegen heute in einer Größenordnung von 10% der Dicke der Schicht und sind mit denen der Lithographie vergleichbar, werden hier aber als besser skalierbar angenommen. 3. Siliziumschichtdicken-Variation (Ziel: t Si gering) Schwankungen in der Siliziumdicke gehen direkt in die Einsatzspannung ein. Unter der Voraussetzung, daß es entsprechend gute SOI-Wafer geben wird, wird wie oben deren Siliziumschichtdickenschwankung geringer angenommen als die einer lithographischen Strukturierung. Als Alternative ergibt sich noch die Möglichkeit einer Spacermaske, die allerdings auch höhere Dickenschwankungen hätte, da hier mehrere Prozesse (Definition der Kante, Abscheidung und Ätzung der Maskenschicht) benötigt werden. 52

77 Kapitel 2 : Konzepte neuartiger MOS Transistoren 4. Bahn-Widerstände (Ziel: R Bahn gering) Die parasitären Bahnwiderstände sind bei den ersten beiden Konzepten, durch die Geometrie bedingt gering. Bei den vertikalen Konzepten kann je nach Ausführungsform für einen Seitenkontakt oder eine Pufferschicht ein längeres Bahngebiet nötig sein. Zum Beispiel benötigt das VRG-Konzept einen etwas höheren Siliziumsteg als Justagetoleranz für den CMP-Prozess. Außerdem ist aufgrund begrenzter Temperaturbudgets in einem Gesamtprozess das Ausdiffundieren von hochdotierten Schichten schwieriger zu erreichen als durch Implantation. 5. Überlapp-Kapazitäten (Ziel: C GS, C GD gering) Die hohen Überlappkapazitäten sind der größte Nachteil der vertikalen Epitaxie- Variante. Das VRG-Konzept kann im Gegensatz dazu die Größe der Überlappkapazitäten durch Abscheiden von Pufferschichten unabhängig von anderen Parametern optimieren. Beim FinFET könnten parasitäre Spacer-Reste an den Seitenwänden Probleme verursachen. 6. /-Dejustage (Ziel: geringe Dejustage für besseren durchgriff) Aufgrund der geometrischen Struktur und der gleichzeitigen Herstellung gibt es bei den vertikalen Konzepten keine -zu--dejustage. Für unterschiedliche planare Konzepte sind geringe bis große Dejustagen möglich. 7. Bauelemente-Packungsdichte (Ziel: hohe Anzahl Bauelmente pro Fläche) Hier liegt ein großer Vorteil der vertikalen Konzepte. Für hochintegrierte Logik- Schaltungen können die Vorteile des vertikalen Aufbaus aber nicht vollständig ausgereizt werden, da für einzelne Transistoren ein platzaufwendiger -Seitenkontakt benötigt wird. In Speicherzellen können diese Kontakte aber entfallen und es reicht statt dessen eine Zuleitung in Form eines Polysiliziumspacers als Wortleitung. 8. Kanallängen-Flöten (Ziel: mehrere unterschiedliche Kanallängen) Eine Selbstverständlichkeit bei planaren MOSFETs ist die Möglichkeit unterschiedliche Kanallängen ohne prozeßtechnischen Mehraufwand zu realisieren. Bei vertikalen Konzepten ist dazu erheblicher Aufwand nötig, was zu einer Beschränkung auf eine einheitliche Kanallänge führt. Andererseits entfallen bei vertikalen Konzepten Kurzkanaleffekte (roll off) aufgrund unterschiedlicher Kanallängen. 9. Kanalweiten-Flöten (Ziel: mehrere unterschiedliche Kanalweiten) Viel wichtiger für den Schaltungsentwurf, ist die Möglichkeit, unterschiedliche Kanalweiten zu realisieren. Dies ist bei allen Konzepten auf unterschiedlicher Weise mit der Lithographie möglich. Im planaren Konzept ist es die Seite einer zu belichtenden Fläche, bei den vertikalen Ansätzen benötigt man belichtete Kanten von Stufen oder Mesen. Beim FinFET schließlich sind eine Vielzahl von parallelen dünnen Stegen zu belichten. 53

78 54 Kapitel 2 : Konzepte neuartiger MOS Transistoren 10. Source/Drain-Symmetrie (Ziel: neuer Freiheitsgrad) Während die Source/Drain-Gebiete des planaren DG und des FinFET durch die gleichzeitige Herstellung immer symmetrisch sind, können bei den vertikalen Konzepten beide Gebiete unabhängig von einander eingestellt werden. Dadurch ergibt sich ein neuer Freiheitsgrad zur Optimierung des Dotierstoffprofils. Dieser Freiheitsgrad kann aber nur bei solchen Transistoren ausgenutzt werden, die eine feste Zuordnung von Source und Drain haben und praktisch nur in eine Richtung betrieben werden. 11. Besondere Parameter Aufgrund der großen Unterschiede gibt es zu jeden Transistortyp einige spezielle Parameter, die bei der jeweiligen Struktur eine besondere Bedeutung haben. Beim planaren DG hat die Dicke des SOI-Oxids eine größere Bedeutung bzgl. parasitärer Kapazitäten als bei den anderen Konzepten. Beim FinFET bestimmt die Höhe des Siliziumstegs die Kanalweite. Der SGT hat einen Kanal, der sich aus einem planaren und einem vertikalen Anteil zusammensetzt. Der planare Anteil wird dabei wesentlich durch die Dicke des Polysiliziumgatespacers bestimmt und kann aber bei einer großen Unterdiffusion vollständig vermieden werden (siehe Bild B). Bei der vertikalen Epi- Variante hat die Herstellungstemperatur des oxids Einfluß auf die Dotierstoffprofile der Epitaxieschichten. Und beim VRG erhält man durch einstellbare Pufferschichtdicken zusätzliche Freiheitsgrade in der Optimierung. 12. Parasitäres Kanten-Bauelement (Ziel: Vermeidung) Ein parasitärer Kanten-Transistor der auch bei konventionellen Bulk-Konzepten mit STI-Isolation oder bei SOI-MOSFETs auftritt, kann bei einigen Konzepten durch technologische Maßnahmen unterdrückt bzw. vermieden werden. Beim FinFET kann dies z.b. durch eine dickere Hardmaske der Siliziumstege erreicht werden die nicht mehr entfernt wird. Beim SGT und beim Epi-Konzept können geschlossene Siliziumringe erzeugt werden, so daß überhaupt kein Kantentransistor auftreten kann. 13. Substrat-Kontakt (Ziel: Kontakt erwünscht) Ein Body-Kontakt ist beim FinFET und dem vertikalen Epi-Konzept nicht möglich. Dieser ist auch eher für teilweise verarmte Bauelemente interessant. Vollständig verarmte Bauelemente benötigen keinen Substrat-Kontakt, trotzdem ist die Möglichkeit zur Realisierung erwünscht, da dies auch die Modellierung erleichtert. 14. Bewertung aus schaltungstechnischer Sicht Aus der Sicht eines Schaltungstechnikers besitzt das VRG-Konzept die meisten Freiheitsgrade im Entwurf. Abgesehen von der Begrenzung auf eine einzige Kanallänge und eventuell höheren Bahnwiderständen sind die anderen Parameter unabhängig einstellbar. Das Epi-Konzept hat aus dieser Sichtweise erhebliche Nachteile, da wichtige parasitäre elektrische Größen nicht oder nur schwer optimiert werden können. Das größte Problem des planaren DG ist die erwartete Kanallängen-Schwankung und eine größere --Dejustage. Der FinFET kann viele Vorteile aus dem planaren Entwurf übernehmen (z.b. geringe parasitäre Widerstände und Kapazitäten).

79 Kapitel 2 : Konzepte neuartiger MOS Transistoren System-Kriterien (Funktion und Wirtschaftlichkeit des Bauelements) Bewertungskriterium Plan. DG FinFET SGT EPI VRG Preis/Leistung hoch mittel gering mittel mittel (elektrische) Funktion mittel hoch mittel mittel hoch (technol.) Aufwand hoch mittel gering mittel hoch Skalierbarkeit <50nm mittel mittel gering hoch hoch Lithographie-Kosten hoch hoch mittel mittel mittel Wafer-Kosten hoch mittel gering gering gering Sonderprozesse Unterätzung Spacerätzung Spacerätzung Epitaxie Epitaxie CMP CMOS - Aufwand gering gering gering hoch hoch PlanarCMOS teilweise ja ja nein nein kompatibel Prozess-Komplexität hoch mittel gering hoch hoch Tabelle Bewertung nach System-Kriterien. 1. Preis/Leistungs-Verhältnis (Ziel: geringes Verhältnis) Den besten Kompromiß aus Herstellungsaufwand und elektrischer Funktionalität bietet der SGT-MOSFET. Die Leistungsfähigkeit der SGT-Demonstratoren reicht nicht ganz an die von FinFET oder VRG heran, aber dafür kann diese mit einem minimalen Aufwand an Sonderprozessen erreicht werden. Diese Transistorvariante ist die beste Wahl für "low cost"-anwendungen. 2. Elektrische Funktion (Ziel: Erreichen der Roadmap-Vorgaben) Die bisher beste elektrische Funktionalität von Demonstratoren zeigen der VRG und der FinFET für PMOS (siehe Kapitel 2.4). Die dabei erzielten Werte entsprechen weitestgehend den Anforderungen der ITRS-Roadmap. Um diese gute Leistungsfähigkeit zu demonstrieren wurden einerseits sehr aufwendige Gesamtprozesse entwickelt bzw. andererseits Elektronenstrahl-Lithographie eingesetzt. Diese Konzepte decken nach dem jetzigen Stand der Technik die "high performance"-anwendungen ab. Für NMOS liegen die Ergebnisse der unterschiedlichen Konzepte enger zusammen und befinden sich teilweise noch deutlich unter den Roadmap-Anforderungen. 3. Technologischer Aufwand (Ziel: geringer Aufwand) Der technologische Aufwand ist im wesentlichen die Summe der wichtigsten Einzelprozesse (Wafer-, Lithographie-, Sonderprozeß-Kosten). Hierbei fällt der VRG- MOSFET auf, da er eine sehr große Anzahl von Einzelprozessschritten besitzt. 4. Skalierbarkeit unter 50nm (Ziel: kontinuierliches Verkleinern) Unter der Annahme, daß die (optische) Lithographie nicht ohne Problem weiter skalierbar ist als bis ca. 50nm minimale Strukturgröße ergibt sich für den planaren DG und den FinFET das Ende der Skalierbarkeit. Der SGT ist auch nicht weiter skalierbar, da die Dicke des Polysiliziumspacergates eine wesentliche Begrenzung der Kanallänge darstellt und die Definition der Kanallänge über die Implantation aufgrund von Dotierstofffluktuationen und nicht-abrupten pn-übergängen nicht mehr möglich ist. 55

80 56 Kapitel 2 : Konzepte neuartiger MOS Transistoren 5. Lithographie-Kosten (Ziel: Kostenreduzierung) Planarer DG und FinFET erfordern für die Stegdefinition eine Strukturfeinheit, die wesentlich unter den übrigen lateralen Abmessungen liegt. Das bedeutet einen erhöhten Lithographie-Aufwand. Die anderen Konzepte kommen mit herkömmlichen Lithographie-Methoden aus müssen aber gegenenfalls diese häufiger einsetzen. 6. Wafer-Kosten (Ziel: Kostenreduzierung) Ein SOI-Wafer kostet zur Zeit ca. 10mal mehr als ein normaler Bulk-Wafer. Diese SOI-Wafer haben im günstigsten Fall eine 100nm dicke Siliziumschicht und eine Dickenschwankung von 10% über den Wafer. Für sub 50nm MOSFETs müssen Siliziumschichtdicken von ca. 20nm erreicht werden, was ebenfalls zu einer erheblichen Verteuerung dieser speziellen Wafer führt, auch dann wenn eine gewisse Massenproduktion einsetzt. Deshalb sind Konzepte auf konventionellen Bulk Wafern erheblich preisgünstiger. 7. Sonderprozesse (Ziel: Vermeidung von Sonderprozessen) Abgesehen von der Elektronenstrahl-Lithographie und der Epitaxie gibt es kaum außergewöhnlichen Sonderprozesse die nicht schon in heutigen CMOS-Technologien in modifizierter Form enthalten sind und die für die untersuchten Konzepte benötigt werden. 8. CMOS-Aufwand (Ziel: geringer Aufwand ) Die Möglichkeit n-kanal und p-kanal Transistoren mit guter Leistungsfähigkeit in einem Gesamtprozeß zu integrieren unterscheidet sich bei den vorgestellten Konzepten erheblich. Während die ersten drei Konzepte aufgrund der Implantationen im Prinzip wie ein konventioneller Bulk-Prozeß zu realisieren sind ergeben sich bei der Epitaxie- Variante und dem VRG erheblich größere Schwierigkeiten. Bei diesen müssen unterschiedliche Epitaxieschichtstapel bzw. unterschiedliche Abfolgen von Pufferschichten erzeugt werden, was sehr aufwendig ist. 9. Planar CMOS kompatibel (Ziel: hohe Kompatibilität) Ein weiterer Aspekt ist die Möglichkeit die hier diskutierten Konzepte als Zusatz in konventionelle CMOS-Prozesse zu integrieren. Aufgrund der gleichen Prozessreihenfolge wesentlicher Teile des Transistors sind besonders der FinFET und der SGT zu klassischen planaren CMOS-Prozessen kompatibel. 10. Prozess-Komplexität (Ziel: geringe Komplexität) Insgesamt ist der SGT am einfachsten herzustellen, da er vom Gesamtprozeß praktisch dem konventionellen Bulk-Konzept gleicht und anstelle des planaren DG nicht auf die optische Lithographie zur weiteren Skalierung angewiesen ist. 11. Bewertung aus Sicht der System-Integration Der eindeutige Sieger bzgl. Wirtschaftlichkeit und Preis-Leistungs-Verhältnis ist der SGT. Dieses Konzept ist jedoch am schwersten weiter skalierbar. Der planare DG und der FinFET sind durch die hohen Kosten für neue Lithographiesysteme und Scheibenmaterial erheblich benachteiligt. Bezüglich der elektrischen Funktionalität liegen VRG und FinFET vor den anderen Konzepten. Bezogen auf zukünftige Speicheranwendungen hat aber auch die Epi-Variante in Kombination mit komplexen Schichtstapeln ein gewisses Potential (siehe Kapitel 6).

81 Kapitel 2 : Konzepte neuartiger MOS Transistoren Gesamtbewertung Aufgrund der historisch gewachsenen technologischen Erfahrung aus den planaren Gesamtprozessen und den Vorteilen einer optimierten optischen Lithographie, ergibt sich zur Zeit noch eine bessere technologische Beherrschung und elektrische Funktionalität des planaren Single--Bulk-Konzepts. Jedoch unter der Annahme, daß aufgrund der Kurzkanaleffekte Double--Konzepte in Zukunft notwendig sind, um die Skalierung weiter voran zu treiben und daß diese vorzugsweise mit einem lithographieunabhängigen Konzept ermöglicht werden soll, ergibt sich folgende Gesamtbewertung der oben diskutierten Konzepte (siehe Tabelle 2.5.4): Der planare DG ist technologisch am schwersten herzustellen, da das vergrabene zweite einen übermäßigen Mehraufwand erfordert. Dieses Konzept kann jedoch aufgrund der planaren Geometrie viele Prozeßschritte vom Bulk-Konzept übernehmen. Der letzte Aspekt gilt auch für das FinFET-Konzept, bei diesem ist allerdings das zweite wesentlich einfacher zu realisieren. Beide Konzepte benötigen SOI-Wafer und bleiben in der Definition der Kanallänge von der Lithographie abhängig. Bei den lithographieunabhängigen Konzepten besetzt der SGT die klassische low cost -Lösung und der VRG entsprechend die high performance -Lösung, während das Epi-Konzept für eine CMOS-Logik am ungeeignetzten erscheint, aber Vorteile auf anderen Gebieten besitzt. Vertikale MOSFETs im allgemeinen haben in der Vergangenheit gezeigt, daß sie die gleiche Leistungsfähigkeit wie planare Transistoren erreichen können. Eine vergleichbare Leistungsfähigkeit einzelner Demonstratoren ist allerdings noch kein Grund, nun planare Transistoren durch vertikale auszutauschen, da in einem Gesamtprozeß die Zuverlässigkeit der Bauelemente und die Ausbeute funktionstüchtiger Schaltungen schließlich den Einsatz im Produkt wesentlich mitbestimmen. Die hier gemachte Bewertung ändert sich natürlich sehr stark, sollten die getroffenen Annahmen nicht zutreffen oder größere Verbesserungen in den einzelnen Konzepten erreicht werden. Nicht ausführlich diskutiert wurden auch mögliche Kombinationen der verschiedenen Konzepte, wie z.b ein CMOS-Prozeß, bei dem der n-kanal MOS- FET nach der Epi-Variante und der p-kanal MOSFET nach der SGT-Variante hergestellt wird. Mögliche Wichtigstes Kriterium Bauelement Anwendung Technologie Schaltung System der Wahl high performance Logik Definition von L, CMOS kompatibel Geringe parasitäre R und C Funktionalität VRG / FinFET Nicht-flüchtige Speicher Spezielle Tunnel-Barrieren Packungsdichte Preis/Leistung EPI (modifiziert) low cost Speicher Bulk-Wafer Packungsdichte Preis/Leistung SGT Tabelle Gesamtbewertung. 57

82 Kapitel 2 : Konzepte neuartiger MOS Transistoren Dotierung abhängig unabhängig Source n p n Source n p n abhängig Source n p n p+ Drain planarer MOSFET Drain SOI Drain DG FinFET Oxide Silicon Source Lithographie Drain n n Source n p Source p n Drain n SGT Drain VRG vertikaler DG unabhängig Silicon Bulk Drain Source n p n Drain vertikale MOSFETs Source Epi Bild Abhängigkeit der MOSFET-Konzepte von Lithographie und Kanaldotierung. In Bild sind alle unterschiedlichen Konzepte in Abhängigkeit von der Lithographie und Kanaldotierung zusammengestellt. Die Referenz ist der konventionelle planare Bulk-MOSFET in der linken oberen Ecke. Dem gegenüber in der rechten Spalte befinden sich die lithographieunabhängigen vertikalen Konzepte, während in der unteren Zeile alle Konzepte mit dünnen undotierten Siliziumschichten bzw. Siliziumstegen dargestellt sind. Der linke untere Quadrant ist besonders farblich hervorgehoben, da sich hier Konzepte befinden die SOI-Wafer benötigen. In Zukunft entscheidend wichtig sind SOI und Double- Bauelemente, da diese eine bessere Leistungsfähigkeit zeigen, und Kurzkanaleffekte besser unterdrücken können. Es hat den Anschein, daß nicht nur ein einziges Konzept für alle denkbaren Anwendungen eingesetzt werden wird, sondern daß vielmehr maßgeschneiderte Bauelemente mit unterschiedlichen Eigenschaften verwendet werden. Schon jetzt setzt eine Differenzierung der konventionellen planaren Bulk-MOSFETs in sogenannte low power und high performance sowie RF Transistoren, mit unterschiedlichen Einsatzspannungen ein, da ein einziger Transistortyp den vielfältigen Anforderungen nicht mehr gerecht werden kann. In diesem Trend liegt es, den vertikalen MOSFET als weiteren Spezial-Transistor einzusetzen. Zur Zeit ist der planare Bulk-Herstellungsprozeß unschlagbar einfach, aber wie in Kapitel 2.3 gezeigt wurde kommt man in Zukunft an zusätzlichen Optimierungsmaßnahmen nicht vorbei. Mit zunehmender Komplexität des Gesamtprozesses steigt die Konkurrenzfähigkeit der vertikalen Transistoren. 58

83 Kapitel 2 : Konzepte neuartiger MOS Transistoren 2.6 Zusammenfassung Skalierungsproblem Lösung Architektur Technologie Heiße Elektronen schädigen das oxid und reduzieren die Zuverlässigkeit. Reduzierung des hohen Spannungsabfalls am Drain durch einen Spannungsteiler in Form eines Vorwiderstandes. Erzeugen eines LDD (lightly doped drain) Gebietes durch eine zusätzliche Ionen- Implantation. Source LDD Bulk Drain Eine weitere Erhöhng der Substratdotierung zur Einsatzspannungseinstellung führt zu höheren S/D-Kapazitäten. Entkoppeln der beiden Parameter durch eine angepaßte vertikale Dotierstoffverteilung im Substrat. Erzeugen einer retrograde well durch eine zusätzliche Ionenimplantation. Source Drain retrograde well Bulk Parasitäre Leckströme fließen durch das tiefere Substrat (Punch through). Die Potentialbarriere der pn-übergänge wird durch die Drainspannung reduziert (DIBL). Erhöhen der Potentialbarriere durch höhere Dotierstoffkonzentrationen. Erzeugen eines pocket / halo Gebietes durch eine zusätzliche Ionenimplantation. Source pocket / halo Bulk Drain Schwankungen in der diskreten Dotierstoffverteilung führen zu elektrischen Parameterschwankungen. Ersetzen der implantierten Gaußprofile durch abgeschiedene Schichten. Ersetzen der Ionen- Implantation durch MBE oder CVD epitaxiale Schichten. Source Drain ground plane Bulk Der BULK-MOSFET ist nicht mehr skalierbar da die komplexen Dotierstoffprofile nicht mehr technologisch beherrschbar sind. Ersetzen der Potentialbarriere der pn-übergänge durch eine Isolatorbarriere (SOI MOSFET). Ersetzen der Bulk- Wafer durch SOI- Wafer mit vergrabenen Oxid. Source Drain buried oxide SOI Die optische Lithographie stößt an ihre Grenzen und alternative Lithographiesysteme sind nicht Einsatz bereit. Start der 3D- Integration durch planare Double-- MOSFETs. Nutzen der vergrabenen Si-SiO 2 Grenzfläche als zusätzliches Kanal- Gebiet (Volumeninversion). Source SOI Drain Lithographieabhängige planare Strukturen können nicht weiter skaliert werden (konstante Kanallänge). Lithographieunabhängige Skalierung durch atomlagengenaue Schichtabscheidungen. Herstellung von vertikalen Double- -MOSFETs Definition der Kanallänge durch Schichtabscheidung. Drain Source SOI Der MOSFET ist nicht mehr skalierbar. Der elektrische Feldeffekt wird von Quanteneffekten überlagert. Quanteneffekte in neuen Quantenbauelementen nutzbar machen Einbau von Tunnelbarrieren. Abscheidung von MTJ (multi tunnel junction) Schichten. Drain Source SOI Atomare Grenze ist erreicht. Technologisches Optimum der Siliziumtechnolgie ist erreicht. Weitere Verbesserungen auf schaltungstechnischer und algorithmischer Ebene. Bild Mögliche Fortsetzung der Evolution der MOSFET-Architektur. 59

84 Kapitel 3 : Prozeß- und Bauelement-Simulation Kapitel 3 PROZESS- UND BAUELEMENTSIMULATION 3.1 Prozesssimulation 1. Motivation Die Motivation für die Bauelementsimulation ist, die Leistungsfähigkeit der vorgeschlagenen Bauelemente im Vorfeld zu untersuchen. Dazu werden die Standardmodelle "Drift-Diffusion" (DD) und "Hydrodynamik" (HD) eingesetzt, um die Einflüsse der einzelnen technologischen Parameter auf die Funktionsweise des Bauelements zu veranschaulichen. Zuvor muß allerdings die zu simulierende Struktur entweder durch einen speziellen Grafikeditor oder durch eine Prozesssimulation erzeugt werden (siehe Bild 3.2.4). Dabei sollen auch folgende Fragestellungen geklärt werden: Wie müssen die Parameter gewählt werden, um die Anforderungen an zukünftige MOSFETs zu erfüllen? Welche technologischen Maßnahmen scheinen für das Erreichen dieser Forderungen aussichtsreich? Sind diese Parameter mit den vorhandenen technologischen Standardprozessen in der zu Verfügung stehenden Produktionslinie zu realisieren, oder sind Kompromisse zwischen Realisierbarkeit und Leistungsfähigkeit zu schließen? Mit Hilfe der Simulationen werden zusätzlich zu den charakteristischen Kennlinien auch die Potentialverläufe, elektrische Feldverläufe, Ladungsträgerbeweglichkeiten, Dotierungsprofile, und Ladungsverteilungen im inneren des Bauelements zweidimensional grafisch dargestellt, was zur Optimierung der MOSFETs wesentlich beiträgt, da diese Informationen kaum durch Messungen zu erhalten sind. 2. Simulatoren Die Prozesssimulationen wurden mit dem kommerziell erhältlichen Simulator ATHE- NA durchgeführt, der auf SUPREM4 basiert. Zur Bauelementsimulation wurde der Simulator ATLAS eingesetzt, der auf PISCES basiert. Beide Simulatoren gehören zu einem Softwarepaket der Firma Silvaco International und lassen eine gekoppelte Prozess- und Bauelementsimulation zu [Silvaco94, Silvaco96a,b,c]. D.h. eine durch die Prozesssimulation erzeugte Struktur kann, nachdem das Gitter (mesh) für den numerischen Lösungsalgorithmus entsprechend geändert wurde, zur Bauelementsimulation verwendet werden. Es wurde dabei darauf geachtet, daß die Anzahl der Berechnungspunkte für die implementierten Prozessgleichungen nicht wesentlich mehr als 4000 Gitterpunkte beträgt, da ansonsten unverhältnismäßig mehr Zeit für die Berechnung benötigt wird und der Simulator beim Lösen der Gleichungen nicht mehr konvergiert. 60

85 Kapitel 3 : Prozeß- und Bauelement-Simulation 3. Quelltext Die Prozesse der einzelnen Transistorvarianten werden technologisch in Kapitel 4 detailliert beschrieben. Die Umsetzung dieser Prozeßabläufe in einen Quelltext (Command file, input deck oder runset) zur Steuerung des Simulators ist exemplarisch in Bild dargestellt. Als Beispiele wurden die Prozessschritte: Definition des Substratmaterials, Abscheiden der epitaktischen Schichten, Aufwachsen des oxids und Implantation der Source/Drain-Gebiete angeführt. Neben dem eigentlichen Steuerungsbefehl (in Bild unterstrichen), der dem technologischen Prozessschritt entspricht, hat man die Möglichkeit, anhand von physikalischen und unphysikalischen Parametern die Simulation der Messung anzupassen. ### File : athena_30_50_100_1e18.in ### Substrat init silicon c.antimony=1.0e18 orientation= ### Epitaxie interst silicon /oxide theta.0=1.2e-5 theta.e= method full.cpl compress ### Bor : 120nm 1E18cm-3 epitaxy time=0.05 temp=700 thickness=0.120 divisions=20 press=0.013 c.boron=1e18 ### Arsen : 160 nm 1E19cm-3 epitaxy time=1 temp=915 thickness=0.160 divisions=20 press=0.013 c.arsenic=1.0e19... ### oxid interst silicon /oxide theta.0=1.2e-5 theta.e= oxide silicon dry orient=100 thinox.0 =2.5e7 thinox.e =2.37 thinox.l= thinox.p=1.0 method fermi compress ### move in diffus time=27 temp=750 f.n2=10 f.o2=10 press=1.00 ### delay diffus time=11 temp=750 dryo2 press=1.00 hcl.pc=3 ### purge diffus time=15 temp=750 nitro press=1.00 ### move out diffus time=25 temp=750 t.final=700 f.n2=10 press= ### Source/Drain Implantation implant pearson arsenic dose=5.0e15 energy=40 crystal unit.damage dam.factor=0.01 tilt=0... Bild Ausschnitte aus einem Quelltext zur Steuerung des Prozesssimulators (ATHENA). 61

86 Kapitel 3 : Prozeß- und Bauelement-Simulation 3.2 Bauelementsimulation Transportmodelle 1. Vergleich der Modelle DD und HD Bevor auf die konkreten Ergebnisse der Bauelementesimulationen eingegangen wird, muß die grundsätzliche Bedeutung der in dieser Arbeit verwendeten Ladungs- Transportmodelle, Drift-Diffusion (DD) sowie Hydrodynamik (HD) zusammen mit einem Stoßionisations-Modell, für Sub-100nm MOSFETs geklärt werden. Eine direkte Gegenüberstellung beider Transportmodelle für Steuer- und Ausgangskennlinien für drei Beispiel-Transistoren (n-kanal, Double-) zeigt die Unterschiede deutlich I D (A/ µ m) Hydrodynamik V = DS 1.8V 1.5V 1.2V Drift Diffusion Simulation n-kanal DG L=100nm W=1µ m t OX=3nm t=50nm Si -3 N =1E18cm V (V) GS A I D (ma/ µ m) V = GS 1.8V 1.5V 1.2V 0.9V 0.6V 0.3V Hydrodynamik Drift Diffusion V DS (V) Bild Vergleich der Transportmodelle DD und HD bei einem fully depleted (FD) FET. Der erste Beispiel-Transistor ist ein vollständig an Majoritätsladungsträgern verarmter (FD) n-kanal Double- MOSFET und hat folgende technologische Daten. oxiddicke 3nm, Siliziumstegdicke 50nm, Kanallänge 100nm, Kanaldotierung 1E18cm -3 und ein aus n-dotiertem Polysilizium. Der direkte Modellvergleich zeigt, daß das DD-Modell das Transistorverhalten unterschiedlich beschreibt als das HD-Modell. Die größten Abweichungen sind bzgl. des CLM-Effektes und des DIBL-Effektes zu erkennen. Durch den CLM-Effekt kommt der Drainstrom bei hohen Drainspannungen nicht mehr so gut in Sättigung sondern steigt linear weiter an, was in dem konkreten Beispiel zu einer Erhöhung von 25% des Stromwertes führt (siehe Punkte im Ausgangskennlinienfeld, Bild 3.2.1). Der DIBL-Effekt bewirkt ein Auffächern der Steuerkennlinien für unterschiedliche Drainspannungen und führt so zu einer Einsatzspannungsverschiebung, die in diesem Beispiel ca. 200mV beträgt. 62

87 Kapitel 3 : Prozeß- und Bauelement-Simulation I D (A/ µ m) Hydrodynamik V 0.1V V DS = Drift Diffusion Simulation n-kanal DG L=60nm W=1µ m t OX=3nm t=35nm Si N =5E18cm V GS (V) A I D (ma/ µ m) Hydrodynamik V GS= 2.0V 1.5V 1.0V 0.5V V (V) DS Drift Diffusion Kink Effekt Bild Vergleich der Transportmodelle (DD/HD) bei einem partially depleted (PD) FET. Der zweite Beispiel-Transistor ist ein teilweise an Majoritätsladungsträger verarmter (PD) n-kanal Double- MOSFET. Die technologischen Daten (Bild 3.2.2) sind so gewählt, daß der in Kapitel 2.2 erwähnte SOI-Effekt (kink) gut zu erkennen ist. Der Unterschied zwischen DD und HD ist aber in diesem Beispiel auf die Stoßionisation zurückzuführen die hier nur zusammen mit dem HD-Modell aktiviert wurde, grundsätzlich aber auch im DD-Modell verwendet werden kann. Im letzten Beispiel (Bild 3.2.3) sieht man, daß auch floating body Effekte mit negativen Widerständen bei sehr hohen Kanaldotierungen mit dem HD-Modell simuliert werden können. I D (A/ µ m) Hydrodynamik V 0.1V -1.0 V = DS 1.5V 1.0V -0.5 Simulation n-kanal DG L=50nm W=1µ m t OX=3nm t=50nm Si N =5E18cm A floating body Effekt V GS (V) I D (ma/ µ m) Hydrodynamik floating body Effekt V (V) DS V = GS 2.5V 2.0V 1.5V 1.0V 0.5V Bild Floating body Effekte bei hohen Kanaldotierungen (HD-Modell). 63

88 Kapitel 3 : Prozeß- und Bauelement-Simulation 2. Halbleitergrundgleichungen Der verwendete Bauelementesimulator ATLAS löst zum einen die Halbleitergrundgleichungen (Poisson-Gleichung und Kontinuitätsgleichung) für Elektronen und Löcher und zum anderen die vom Modell abhängigen Transportgleichungen. Im folgenden Überblick werden die Gleichungen eindimensional und nur für Elektronen angegeben. Die Poisson-Gleichung verknüpft das elektrostatische Potential Φ mit der lokalen Raumladungsdichte ρ und der Dielektrizitätskonstante ε. Das elektrische Feld E beschreibt die örtliche Änderung des Potentials: Poisson-Gleichung: E H = grad Φ = Φ (3.2-1) H 2 Φ E ρ q N( x) = = = 2 x x ε ε ε ε 0 ε Si Φ = e ( p n + N N ) D 0 r A (3.2-2a) (3.2-2b) Die Kontinuitätsgleichung beschreibt die zeitliche Veränderung der Ladungsträgerkonzentration in einem Volumen im Zusammenhang mit der vorhandenen Stromdichte J n und der Ladungsträger- Generation G n bzw. -Rekombination R n : Kontinuitätsgleichung: n = 1 div J t q n + G n R n (3.2-3) Die verschiedenen Transportgleichungen der Modelle (= 3. Halbleitergrundgleichung) definieren die Stromdichten sowie Generations-, Rekombinations- und Streu-Raten, also den treibenden Einfluß der elektrischen Felder und die abbremsende Wirkung der Stöße, im Detail wie folgt: DD. Das einfachste Modell ist das Drift-Diffusions (DD) Modell, bei dem sich die Stromdichte aus dem Driftstrom und dem Diffusionstrom zusammensetzt. Weitere wichtige Größen sind dabei die Beweglichkeit µ n und die Diffusionskonstante D n. Drift-Diffusions-Transport: J J n n = n q µ E + q D n (3.2-4a) n n = n q µ Φ + q D n (3.2-4b) n n Mit Hilfe der Einsteinbeziehung k T q B D n µ n = (3.2-5) und der Einführung von sogenannten Quasi-Fermi-Niveaus φ n, also ein eigenes Ferminiveau für jede Ladungsträgersorte, wird die obige Formel für den Einsatz im Simulator weiter vereinfacht. 64 J n = q µ n φ (3.2-6) n n

89 Kapitel 3 : Prozeß- und Bauelement-Simulation HD/ET. Im Hydrodynamischen (HD) bzw. "Energy-balance" Transport (ET) Modell werden differenzierte Ladungsträgerenergien bzw. eine damit verknüpfte äquivalente Ladungsträgertemperatur T m eingeführt. Durch die Temperaturabhängigkeit können sogenannte heiße, d. h. an Energie reiche, Ladungsträger besser beschrieben werden. Im Energy-balance-Modellansatz wird diese teilchenabhängige Temperatur T m anstelle der globalen Temperatur T in die Einsteinbeziehung eingesetzt. Im HD-Ansatz wird die Wärmeleitfähigkeit λ nach dem Wiedemann-Franz-Gesetz verwendet [Ravaioli98]: 2 k B 2 λ = σ 3 T (3.2-7) e BTE. Anstelle der Fermi-Dirac-Statistik für Ladungsträger im thermischen Gleichgewicht wird die Boltzmann-Statistik, also die Boltzmann-Transport-Gleichung (BTE) verwendet. Diese ist für die meisten Fragestellungen eine ausreichende Näherung und verlangt erheblich weniger Rechenzeit, nur bei sehr hoch dotierten Materialien wird die Fermi-Dirac-Statistik benötigt. Boltzmann Transport Gleichung: f + v r t qe f + D k f f = t St (3.2-8) Dabei ist f(r, k, t) die Maxwell-Boltzmann-Verteilungsfunktion, r die Position und k der Kristallimpuls. Die Gruppengeschwindigkeit ist v und das elektrische Feld ist E. Die rechte Seite der Gleichung beschreibt den Kollisionsterm mit dem alle Streuprozesse beschrieben werden. Die hydrodynamischen und Energy-balance-Modellansätze zeichnen sich dadurch aus, daß sie die Boltzmann-Transport-Gleichung nicht direkt lösen sondern die Elektronendichte n, die Teilchengeschwindigkeit v und die Teilchenenergie W durch Momente der Boltzmann-Transport-Gleichung beschreiben [Ravaioli98]: Teilchenerhaltung: Impulserhaltung: n nv H H H 3 f ( r, k, t) d k = (3.2-9) H v( k ) H H H f ( r, k, t) d k H 3 = (3.2-10) Energieerhaltung: W * m v 2 H ( k ) H H H f ( r, k, t) d k H 2 3 = (3.2-11) Die Hierarchie der Halbleiter-Simulationsmodelle sieht folgendermaßen aus : 1. Kompaktmodelle (analytische und semi-analytische Formeln in expliziter Form) 2. Drift-Diffusion 3. Hydrodynamisch und Energy-balance (Momente bzw. semi-klassische Lösung der Boltzmann-Transport-Gleichung ) 4. Monte Carlo Modell (Direkte Lösung der Boltzmann-Transport-Gleichung) 5. Quantenmechanische Modelle 65

90 Kapitel 3 : Prozeß- und Bauelement-Simulation Neben den Grundmodellen DD oder HD kann man noch zusätzliche Effekte und Mechanismen berücksichtigen oder vernachlässigen. Die Simulationen wurden im wesentlichen mit den folgenden beiden Einstellungen durchgeführt. 3. Drift-Diffusions-Modell models bgn cvt bbt.std temperature=300 consrh auger print numcarr=2 Das DD-Modell, mit dem die Transistoren simuliert worden sind, setzt sich aus folgenden Komponenten zusammen. Die Ladungsträgerstatistik wird durch das Bandgap- Narrowing-Modell (bgn) beschrieben, welches für höher dotierte Bereiche notwendig ist. Für eine gute Beweglichkeitsbeschreibung wurde das Lombardi-Modell (cvt) eingesetzt, welches insbesondere für vertikale Bauelemente geeignet ist, da es sowohl laterale als auch vertikale Felder gut beschreibt. Die Rekombination wird durch ein konzentrationsabhängiges Auger-Modell (consrh auger) berechnet, welches bei hohen Stromdichten wichtig ist und Übergänge sowie Lebensdauern dreier Ladungsträger berücksichtigt. Das Tunneln wird durch das Band-to-Band-Standardmodell beschrieben (bbt.std), welches für direkte Übergänge bei hohen elektrischen Feldern benötigt wird. Die Stoßionisation wird in diesem einfachen Modell nicht berücksichtigt. 4. Hydrodynamisches Modell models bgn cvt hcte.el hcte.ho bbt.std temperature=300 consrh auger print numcarr=2 impact selb length.rel lrel.el= lrel.ho= Das HD-Modell enthält zusätzlich zu den ebenfalls enthaltenen Bandgap-Narrowing, Band-to-Band und Auger-Modellen ein hot carrier transport equation Modell für E- lektronen und Löcher (hcte.el hcte.ho). Das konventionelle Drift-Diffusions-Modell läßt lokale Effekte, wie z.b. velocity overshoot Effekte und eine reduzierte Energieabhängige Stoßionisation der Ladungsträger außer acht. Diese Effekte können durch das HD-Modell berücksichtigt werden, welches eine bessere Näherung der Boltzmann- Transport-Gleichung verwendet. In diesem Zusammenhang sind die Transportparameter, wie z.b. die Beweglichkeit und die Stoßionisation vielmehr eine Funktion der lokalen Ladungsträgertemperatur als der lokalen elektrischen Felder. Als wesentlicher Unterschied zum DD-Modell wird beim HD-Modell zusätzlich das Stoßionisations- Modell von Prof. Selberherr (Impact Selb) verwendet, welches für die meisten Fälle empfohlen wird und eine Temperaturabhängigkeit der Parameter beinhaltet. Mit den HD- und DD-Modellen kann man leider nicht die statistische Dotierstoffverteilung und entsprechende Parameterschwankungen in den elektrischen Kennlinien aufzeigen. Deshalb kann in diesem Zusammenhang nur auf Monte-Carlo (MC)- Simulationen aus der Literatur hingewiesen werden [siehe Kapitel 2, DAMOCLES]. 66

91 Kapitel 3 : Prozeß- und Bauelement-Simulation 5. Bewertung der Modelle Allgemein wird das Drift-Diffusions-Modell als weniger geeignet für Strukturen unter 100nm angesehen. Im Gegensatz dazu erzielt das hydrodynamische Modell eine bessere Übereinstimmung mit Monte-Carlo (MC) Simulationen im Kennlinienverlauf und wird für den Einsatz bis 10nm Kanallängen vorgeschlagen. Andererseits gibt es Untersuchungen bei denen DD Simulationen eine bessere Übereinstimmung mit MC Simulationen zeigen wenn es um die absoluten Sättigungsströme geht, da HD und ET erheblich größere mittlere Ladungsträgergeschwindigkeiten annehmen [Banoo00]. Die rechenzeitintensiven Monte-Carlo-Modelle werden oft für Referenz-Simulation verwendet, da die Boltzmann-Gleichung numerisch exakt gelöst wird und die Kalibrierung der Streumodelle an den experimentellen Daten vorgenommen wird. Monte-Carlo Simulationen berechnen den zurückgelegten Weg jedes Elektron und Lochs, die durch ihre Position im Raum und ihren Impuls definiert werden. Die Physik des Raumes wird durch die Bandstruktur des Materials und die Streumechanismen repräsentiert. Die im Rahmen dieser Arbeit verwendeten Modelle (DD, HD) sind noch nicht für Simulationen von Sub-100nm Bauelementen ausgelegt und verfügen auch nicht über quantenmechanische Korrekturen. Der Vorteil der DD-Modelle liegt in der erheblich kürzeren Berechnungszeit der Simulationsergebnisse, während sich HD-Simulationen insbesondere bei Konvergenz-Problemen über mehrere Tage hinziehen können, kann man die Ergebnisse von DD-Simulationen schon am nächsten Tag auswerten. Im Gegensatz dazu sind bisherige Quantenmechanische-Modelle (QM) zu komplex, um mit heutiger CPU-Leistung effektiv Simulationen durchführen zu können. Der Vergleich von experimentellen Daten einer fertig entwickelten Technologie mit Simulationsergebnissen zeigt also keine eindeutige Überlegenheit des hydrodynamischen Modells gegenüber dem DD-Modell. Vergleicht man die Simulationsergebnisse mit den Messungen der in Kapitel 4 vorgestellten Transistorkonzepte, die jeweils auf nur einen einzigen Los-Durchlauf basieren, dominieren in der Regel die technologischen Schwankungen, so daß keine Bevorzugung eines Modells begründet werden kann. Die Parameter der Modelle wurden aufgrund der großen konzeptionellen Unterschiede noch nicht auf diese Transistoren angepaßt, es wurden lediglich die Standardparameter eingesetzt um einen groben Überblick über den Parameterraum zu erhalten. Das Anpassen von Modellparametern ist erst dann sinnvoll, wenn der Herstellungsprozeß als solcher fest steht und die Optimierung der Bauelementeparameter durchgeführt werden soll. Das bedeutet, daß die folgenden Simulationen mit dem DD-Modell durchgeführt wurden, um schnell einen Überblick über den Einfluß der einzelnen technologischen Parameter auf das elektrische Verhalten von vertikalen Double- MOSFETs zu bekommen. Die einzelnen technologischen Parameter wurden so gewählt, daß zum einen Trends aus Prognosen (ITRS Roadmap) und andererseits Produktionsmöglichkeiten vor Ort berücksichtigt wurden. Die Simulationsergebnisse für Sub-100nm-MOSFETs sind also modellbedingt im Detail nicht richtig, können aber für Trendaussagen verwendet werden. In diesem Sinne sind die folgenden Ergebnisse zu bewerten. Durch Variation eines einzelnen technologischen Parameters kann man dessen Einfluß auf die Steuerkennlinie erkennen. 67

92 Kapitel 3 : Prozeß- und Bauelement-Simulation Drain Bauelementparameter : (technologisch) t Si Source 1 n p G2 Φ S t OX, Q f L N A Si - Substrat n Simulationsstruktur : vertical Double- Bild Querschnitt eines simulierten Bauelements. 6. Geometrischer Aufbau der Simulationsstruktur Im Bild ist ein Ausschnitt der simulierten Struktur dargestellt. Diese Struktur entspricht nicht dem Idealfall eines Double--MOSFET. Sie ist den zur Verfügung stehenden technologischen Möglichkeiten angepaßt, um einen Transistor dieser Art vor Ort zu realisieren. Der grundsätzliche Aufbau besteht aus einem dünnen Siliziumsteg, der beidseitig von symmetrischen s umgeben ist. Dabei wurde absichtlich ein gewisser Überlapp der s über das n-gebiet des Drain angenommen, da bei der Rückätzung des Polysiliziums kein Ätzstop auf Höhe des oberen pn-übergangs vorhanden ist. Andererseits scheint es aber möglich, den zweiten pn-übergang als Ätzstop bei der Strukturierung des Siliziumstegs auszunutzen, sofern man die Dotierstoffkonzentration während der Ätzung messen kann. Der Source-Anschluß befindet sich nur an einer Seite des Siliziumstegs, was zu geringen Unsymmetrien zwischen den beiden Seitenwandkanälen führt. Der Metallanschluß des Drain ist hier im Simulator vereinfacht dargestellt, indem dieser lateral auf die Dicke des Siliziumstegs beschränkt wurde. Tatsächlich überlappt dieser, durch eine Isolationsschicht getrennt, auch Teile der Polysiliziumspacergates (Details zur Herstellung von vertikalen Double--MOSFETs siehe Kapitel 4). In den Simulationen beträgt die Siliziumstegdicke zwischen 20nm und 200nm und die oxiddicke zwischen 2nm und 5nm. Als Substrat wurde p-dotiertes Silizium zwischen 1E13cm -3 und 5E18cm -3 gewählt. Die beiden s des Double--MOSFETs bestehen normalerweise aus n-dotiertem Polysilizium, es wurden aber auch alternative Materialien simuliert. Eine mögliche Beweglichkeitsdegradation in sehr dünnen Siliziumschichten, die auf mechanischen Streß zurückgeführt wird, wird bei diesen Simulationen nicht berücksichtigt. 68

93 Kapitel 3 : Prozeß- und Bauelement-Simulation 7. Potentialverläufe Im folgenden werden die Potentialverläufe im vertikalen Siliziumsteg genauer betrachtet (Bild 3.2.5). Dazu sind neben den 3D-Diagrammen (A-D, unten) auch Querschnitte mit unterschiedlichen Farben für Äquipotentialflächen dargestellt. Die Teilbilder A-D zeigen unterschiedliche Zustände der gleichen Struktur. In Teilbild A wird zuerst die geometrische Struktur bzw. der interessante, grau schraffierte, Bereich in das 3D- Diagramm übertragen. Aufgrund der Symmetrie wird nur eine Hälfte des Siliziumstegs dargestellt. In Teilbild B wird der intrinsische Fall, also die Potentialverteilung aufgrund der Dotierstoffverteilung ohne äußere Spannungen gezeigt. Im dritten Teilbild wird der ausgeschaltete Zustand des Transistors betrachtet. Der Übergang vom ausgeschalteten in den eingeschalteten Zustand (D) wird in Bild anhand ansteigender spannungen detaillierter verdeutlicht. Dazu sind noch einmal die beiden Simulatormodelle DD und HD einander gegenübergestellt. Die Farbskala aus Bild gilt auch für Bild y [ nm ] Drain 0 Drain 2.0V n Source 1 p 2 A n Si - Substrat x [ nm ] 1 B Source 2 0.0V C 0.5V 0.0V 0 50 A B C D Potential [ V ] t Si L y [ nm ] x [ nm ] Geometrische Abmessungen des Bauelements Intrinsischer Potentialverlauf ( V = 0V, V = 0V) GS DS Potentialverlauf im "OFF"- Zustand ( V = 0V, V = 1.5V) GS DS Potentialverlauf im "ON"- Zustand ( V = 1.5V, V = 1.5V) GS DS Bild Potentialverläufe des DG-MOSFET in unterschiedlichen Betriebszuständen. 69

94 Kapitel 3 : Prozeß- und Bauelement-Simulation Drift Diffusion Hydrodynamisch V GS=0.0V V =1.5V DS V GS=0.0V V =1.5V DS Potential Potential V GS=0.6V V =1.5V DS V GS=0.6V V =1.5V DS Potential Potential V GS=1.2V V =1.5V DS V GS=1.2V V =1.5V DS Potential Potential V GS=1.8V V =1.5V DS V GS=1.8V V =1.5V DS Potential Potential Bild Potentialverläufe des DG-MOSFET bei unterschiedlichen spannungen. 70

95 Kapitel 3 : Prozeß- und Bauelement-Simulation 8. GIDL-Effekt Im intrinsischen Zustand (V GS =V DS =0) bildet sich in der Mitte des Kanalgebiets ein annähernd parabelförmiges Potentialminimum aus. Bei Anlegen einer Drainspannung (Bild C) wird dieser Potentialverlauf drainseitig angehoben. Da jedoch das potential unverändert auf 0V liegt, bilden sich an den -Drain Grenzflächen lokale Potentialminima aus, die mit negativen spannungen noch weiter ausgeprägt werden können. Diese unerwünschten Potentialminima sind die Ursache für einen gatespannungsabhängigen Leckstrom, der als "gate induced drain leakage" (GIDL) bezeichnet wird. Der GIDL-Effekt tritt besonders bei nicht selbstjustierten vertikalen Transistoren an den Stellen auf, an denen die lektrode mit dem Drainbahngebiet überlappt. Das Draingebiet ist relativ zum positiv vorgespannt, wodurch sich im Draingebiet eine dünne Raumladungszone aus positiven Donatoratomrümpfen unter der elektrode ausbildet. Dort generierte Löcher fließen deshalb sofort in die Mitte des angrenzende Kanal- bzw. Bulkgebietes ab, da sich dort eine Raumladung aus negativen Akzeptoratomrümpfen ausgebildet hat. Aufgrund der hohen Dotierung im Draingebiet kommt es zu einer hohen elektrischen Feldstärke. Daraus resultieren Tunnelvorgänge im Silizium die entweder direkt oder über Störstellen zum Leckstrom beitragen. Dieser Leckstrom ist in Bild besonders gut in den Steuerkennlinien für spannungen kleiner 0,5V zu sehen. Die durch den GIDL-Effekt ins Bulkgebiet abgeflossenen Löcher vergrößern die Source-Bulk Raumladungszone und erhöhen die Sperrspannung. Durch diesen Body-Effekt (Substratsteuereffekt) wird die Einsatzspannung des MOSFET erhöht. Bei extrem hohen Kanaldotierungen dominieren allerdings von der spannung unabhängige Tunnelströme, wie sie bei den hergestellten vertikalen Seitenwand-Transistoren beobachtet wurden (siehe Kapitel 5 und Anhang). 9. Stromdichte und Elektronenverteilung Der GIDL-Effekt ist auch noch in Bild für 0,6V spannung anhand der Stromdichte zu erkennen. Die Stromdichte und damit die Elektronenverteilung ist an der -Drain Grenzfläche im Vergleich zum Inneren des Siliziumstegs erheblich reduziert. Während die Unterschiede in Bild im Potentialverlauf zwischen den beiden Modellen DD und HD geringfügig scheinen, erkennt man im HD Modell einen deutlichen Anstieg der Stromdichte, der sich auch in einer Verbreiterung der Inversionsschichten zur Siliziumstegmitte hin zeigen. 71

96 Kapitel 3 : Prozeß- und Bauelement-Simulation Drift Diffusion Hydrodynamisch V GS=0.0V V DS=1.5V 2 J [A/cm ] Stromdichte 1E06 8E05 6E05 4E05 2E05 0 V GS=0.0V V DS=1.5V 2 J [A/cm ] Stromdichte 1E06 8E05 6E05 4E05 2E05 0 V GS=0.6V V DS=1.5V 2 J [A/cm ] Stromdichte 1E06 8E05 6E05 4E05 2E05 0 V GS=0.6V V DS=1.5V 2 J [A/cm ] Stromdichte 1E06 8E05 6E05 4E05 2E05 0 V GS=1.2V V DS=1.5V 2 J [A/cm ] Stromdichte 1E06 8E05 6E05 4E05 2E05 0 V GS=1.2V V DS=1.5V 2 J [A/cm ] Stromdichte 1E06 8E05 6E05 4E05 2E05 0 V GS=1.8V V DS=1.5V 2 J [A/cm ] Stromdichte 1E06 8E05 6E05 4E05 2E05 0 V GS=1.8V V DS=1.5V 2 J [A/cm ] Stromdichte 1E06 8E05 6E05 4E05 2E05 0 Bild Stromdichte bzw. Elektronenverteilung im DG-MOSFET. 72

97 Kapitel 3 : Prozeß- und Bauelement-Simulation 10. Volumeninversion Die schon in Kapitel 2 erwähnte Volumeninversion ist in der Elektronenverteilung nach den klassischen DD- und HD-Simulationen für den Bereich starker Inversion nicht zu erkennen (Bild 3.2.7). Vielmehr zeigt sich, modellbedingt, eine parabelförmige Ladungsträgerverteilung, wobei sich das Minimum der Ladungsträgeranzahl in der Siliziumstegmitte befindet und sich an den Grenzflächen zum Oxid die größte Anzahl der Ladungsträger ansammelt (Bild 3.2.8a). Lediglich für den Unterschwellbereich (V GS <0,3V) ist auch in den DD/HD-Simulationen schon eine Volumeninversion zu beobachten, diese Elektronenkonzentration ist jedoch gegenüber dem Grenzflächenstrom bei höheren spannungen vernachlässigbar klein und trägt nichts zum Drainstrom bei. Bei quantenmechanischen Simualtionen zeigt sich, insbesondere bei sehr dünnen Siliziumstegen, ein vollkommen anderes Bild. Da sich einerseits aufgrund der diskreten E- nergieniveaus der Elektronen der eigentliche Inversionskanal ca. 3 nm unter der Si- SiO 2 -Grenzfläche ausbildet und andererseits die Elektronenkonzentration direkt an der Grenzfläche auf Null absinkt. Nach quantenmechanischen Simulationen von [Majkusiak98] und [Fiegna96] ergeben sich daraus typische Ladungsträgerkonzentrationen, wie sie in Bild 3.2.8b dargestellt sind. Ein Maximum in der Mitte des Siliziumfilms wird ebenfalls für spannungen in der Nähe der Einsatzspannung beobachtet. Während für höhere Spannungen sich zwei Maxima näher zur Oxidgrenze hin ausbilden, wobei sich in der Mitte des Siliziumfilms ein nicht vernachlässigbarer Anteil der Elektronen aufhält. Dieser Effekt der Volumeninversion verschwindet aber sehr schnell bei dickeren Siliziumfilmen, wobei nur die beiden Maxima der Elektronenkonzentration an den Grenzflächen verbleiben und im Volumen die Konzentration schnell abfällt. DD- und HD-Simulationen -3 Elektronenkonzentration [cm ] 1E19 5nm QM-Simulationen -3 Elektronenkonzentration [cm ] 4E18 5nm 10nm t= Si 3E18 10nm t= Si 5E18 15nm 20nm 2E18 15nm 20nm -3 N A=1E17cm Φ S =0.95V VGS-V FB =1.1V 1E18 1E Siliziumdicke x (nm) Siliziumdicke x (nm) Bild Elektronenverteilung im DG-MOSFET mit dünnen Siliziumstegen. 73

98 Kapitel 3 : Prozeß- und Bauelement-Simulation Drift Diffusion Hydrodynamisch V GS=0.0V V DS=1.5V 2 µ [cm /Vs] V GS=0.0V V DS=1.5V 2 µ [cm /Vs] Beweglichkeit Beweglichkeit V GS=1.5V V DS=1.5V 2 µ [cm /Vs] V GS=1.5V V DS=1.5V 2 µ [cm /Vs] Beweglichkeit Beweglichkeit Bild Elektronenbeweglichkeit im DG-MOSFET. 11. Ladungsträgerbeweglichkeit Die örtliche Verteilung der Ladungsträger im Siliziumsteg bei der Volumeninversion ist nur ein Aspekt in der Beschreibung des Drainstroms eines Double--MOSFET. Genauso wichtig für den Stromluß,d.h. für die Geschwindigkeit mit der sich Ladungsträger durch den Kanal bewegen, ist die örtliche Verteilung und der durchschnittliche Wert der Beweglichkeit der Ladungsträger (Bild 3.2.9). Aufgrund der Oberflächenstreuung (Grenzflächenrauhigkeitsstreuung) der Elektronen an der Si-SiO 2 -Grenzfläche ist die Ladungsträgerbeweglichkeit dort gegenüber der Mitte des Siliziumstegs erheblich reduziert. Diesbezüglich gibt es aber keine grundsätzlichen Unterschiede in den Simulationsmodellen DD und HD. In großen Bereichen des Kanalgebietes beträgt die Beweglichkeit lediglich cm 2 /(Vs). Im Vergleich dazu liegt die Bulk-Beweglichkeit im Bereich cm 2 /(Vs), also um einen Faktor 3 höher (siehe Bild A.6 mit t OX =3nm, V GS =1,5V, N A =1E18cm -3 ). Im Fall des HD-Modell wird hier die Stoßionisation nach Selberherr berechnet, was teilweise zu erheblich höheren Beweglichkeiten (>150 cm 2 /Vs) führt, welche lokal aber sehr begrenzt sind. Interessant ist, daß sich das Gebiet starker Stoßionisation mit Zunahme der spannung vom oberen zum unteren pn-übergang verschiebt. Dies zeigt wie stark die potentiale den Kanalbereich kontrollieren.

99 Kapitel 3 : Prozeß- und Bauelement-Simulation I D (ma/ µ m) V = GS 1.8V 1.5V 1.2V 0.9V 0.6V 0.3V V (V) DS 1x vertikal DG 2x planar Bulk I D (A/ µ m) V DS = 1.8V 1.5V 1.2V vertikal DG 1x 2x planar Bulk V GS (V) Bild Vergleich eines vertikalen Double- mit einem planaren Bulk-MOSFET. 12. Vergleich eines vertikalen DG mit einem planaren SG-MOSFET In Bild wird der vertikale Double--MOSFET mit einem planaren Single- -Bulk-MOSFET verglichen. Die Simulationen wurden mit dem Drift-Diffusions- Modell durchgeführt. Die technologischen Daten sind bis auf die geometrische Struktur identisch: t OX =3nm, t Si =50nm bzw. Bulk, L=100nm, N A =1E18cm -3, n+poly-. Um die elektrischen Kennlinien der beiden unterschiedlichen Transistoren besser vergleichen zu können, werden die des planaren MOSFET mit dem Faktor zwei multipliziert. Es zeigt sich, daß der vertikale MOSFET trotz dieser Maßnahme einen noch höheren Sättigungsstrom erreicht (siehe Bild , schwarzer Punkt). Dies ist in erster Linie auf die kleinere Einsatzspannung aufgrund des vollständig verarmten Kanalbereichs zurückzuführen, was bei der Betrachtung der Siliziumstegdicke weiter unten noch genauer untersucht wird. Die Einsatzspannungsreduzierung, in diesem Fall von ca. 150mV, entspricht gerade der Hälfte eines Spannungssprungs in der Kurvenschar im Ausgangskennlinienfeld. Daraus ergibt sich, wie erwartet, eine Verdopplung des Drainstroms des vertikalen DG- gegenüber dem planaren SG-MOSFET. Weitere Kennlinien von Interesse sind die Steilheit und der Ausgangsleitwert sowie der Frequenzgang (siehe Bilder und ). Die Simulation der Grenzfrequenz des DG-MOSFET ergibt für V GS =V DS =1,2V einen Wert von ca. 200GHz. Die Steilheit beträgt 1,4 ms/µm und der Ausgangsleitwert erreicht 1,5 ms/µm im gleichen Arbeitspunkt. Alle Simulationen wurden ohne Bahnwiderstände R G, R S und R D durchgeführt, was zu hohe Stromwerten und damit Grenzfrequenzen führt. 75

100 Kapitel 3 : Prozeß- und Bauelement-Simulation g (ms/µm) m 1.8V 1.5V 1.2V g (ms/µm) DS 1.5V 1.25V V 0.6V V 0.75V V 0.3V V = DS V GS (V) V V = GS 0.25V V DS (V) Bild Steilheit und Ausgangsleitwert des vertikalen Double--MOSFET h 21 (db) V DS = 0.9V, 1.2V, 1.5V, 1.8V V GS = 1.2V 0.6V 0.3V 0.1V Simulation t Ox = 3.0nm t Si = 50nm L = 100nm N =1E18cm Trend -20dB/Dekade A -3 f = 200GHz T f (Hz) Bild Grenzfrequenzen des vertikalen Double--MOSFET. 76

101 Kapitel 3 : Prozeß- und Bauelement-Simulation Simulationsergebnisse 1. Kanallänge I D (A/ µm) 1.E-02 1.E-03 1.E E-05 1.E-06 1.E E E-09 1.E-10 1.E-11 L[nm] 1.E-12 1.E-13 1.E-14 1.E-15 1.E V GS (V) Parameter : n-kanal FET t Ox = 4.0 nm t Si = 50 nm L = variabel N A = 1E18 cm ΦM = 4.17 ev Q = 1E10 cm f -3-2 Kurvenschar : V DS = 0.0 V V DS = 0.5 V V DS = 1.0 V V = 1.5 V DS Bild Einfluß unterschiedlicher Kanallängen auf das Bauelement. In den folgenden Abbildungen und Tabellen werden systematisch die Einflüsse der wichtigsten Bauelementparameter analysiert. Dabei wird immer ein einzelner Parameter variiert, während die anderen konstant gehalten werden. Die konstanten Parameter sind dabei im Kasten, auf der rechten Seite der jeweiligen Bilder, aufgelistet. Die Darstellung ist auf die Steuerkennlinie begrenzt, da diese durch die logarithmische Strom-Skala einen geeigneten Vergleich erlaubt. Die Unterschiede in den Steuerkennlinien sind somit im wesentlichen auf den variablen Parameter zurückzuführen. Der variable Parameter ist hier im ersten Bild (3.2.13) die Kanallänge L. Für jede Kanallänge wird nicht nur eine einzelne Steuerkennlinie sondern eine Kurvenschar mit dem zweiten Parameter der Drainspannung V DS dargestellt. Die Kurvenschar besteht immer aus vier Kurven die den Drainspannungen von 0V; 0,5V; 1V und 1,5V entsprechen. Zur besseren Übersicht sind zusammengehörige Kurven einer Schar mit einer "Klammer" gekennzeichnet, an der der Wert des ersten Parameters steht (im Bild : sind dies 50nm, 100nm und 150nm). Die Kurven einer Schar sind durch den Linienverlauf auseinanderzuhalten, die oberste durchgezogene Linie entspricht der Drainspannung von 1,5V. Die zweite, strich-punktierte Linie entspricht 1V, die nächste punktierte Linie 0,5V und die unterste gestrichelte Linie schließlich 0V. In der nachfolgenden Tabelle werden die wichtigsten elektrischen Kenngrößen in Abhängigkeit des ersten Parameters (hier z.b. die Kanallänge) noch einmal zusammengefaßt. 77

102 Kapitel 3 : Prozeß- und Bauelement-Simulation L [ nm ] I ON [ µa/µm GS = 1.5 DS = 1.5 V I OFF [ A/µm GS = DS = 1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = 1.5 DS = 1.5 V E E E E Tabelle Elektrische Kennzahlen für unterschiedliche Kanallängen. Die gleichzeitige Darstellung der Steuerkennlinien in Abhängigkeit eines technologischen Parameters sowie in Abhängigkeit von unterschiedlichen Drainspannungen verdeutlicht die Auswirkungen der in Kapitel zwei vorgestellten Kurzkanaleffekte. Mit abnehmender Kanallänge fächern die einzelnen Kennlinien einer Drainspannungsschar auf. Dieses ungewollte Verhalten wird durch den erwähnten DIBL-Effekt beschrieben, dabei nehmen die DIBL-Werte mit skalierter Kanallänge für eine Drainspannung von 1,5V folgendermaßen zu. L [nm] I D (@V th ) [A] 2E-6 1,4E-6 1E-6 6,7E-7 DIBL [mv] Tabelle Zunahme des DIBL-Effekts (@ VDS=1,5V) bei abnehmender Kanallänge. Durch den DIBL-Effekt wird die Potentialbarriere in Abhängigkeit von der Drainspannung erniedrigt. Dies führt zu einer Erniedrigung der Einsatzspannung und einer Erhöhung des Treiberstroms (I ON ), siehe Tabelle Daraus läßt sich eine wichtige Design-Regel bzgl. des geometrischen Verhältnisses von L/t Si angeben. Mit Abnahme dieses Verhältnisses auf unter zwei verliert der DG-MOSFET, aufgrund des DIBL-Effektes, seine ideale Unterschwellsteigung S von ca. 60 mv/dekade. Wird nun die Kanallänge L verringert und die anderen Parameter unverändert beibehalten, verändert sich das elektrische Verhalten wie folgt: Der Treiberstrom im eingeschalteten Zustand und der Sperrstrom im ausgeschalteten Zustand nehmen sehr stark zu, da gleichzeitig die Einsatzspannung reduziert wird und sich die Unterschwellsteigung auf höhere Werte verschlechtert. Die Steuerbarkeit des Drainstoms durch die spannung nimmt nur geringfügig zu, was man an der geringen Zunahme des g m - Wertes erkennen kann (siehe Tabelle 3.2.1). Der Einfluß des Parameters t Si wird in diesem Zusammenhang weiter unten noch einmal separat betrachtet. 78

103 Kapitel 3 : Prozeß- und Bauelement-Simulation 2. Kanaldotierung I D (A/ µm) 1E17 1E16 1E13 1.E-02 1.E-03 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E-12 1.E-13 1.E-14 1.E-15 8E17 1E18 2E18 3E18 1.E V GS (V) 5E18-3 N[cm] A Parameter : n-kanal FET t Ox = 4.0 nm t Si = 50 nm L = 100 nm N A = variabel ΦM = 4.17 ev Q = 1E10 cm f -2 Kurvenschar : V DS = 0.0 V V DS = 0.5 V V DS = 1.0 V V = 1.5 V DS Bild Einfluß unterschiedlicher Kanaldotierungen auf das Bauelement. Erhöht man die Kanaldotierung so stellt man fest, daß sich auch die Einsatzspannung erhöht. Dies ist auch aufgrund der Gleichung B-6 (siehe Anhang B) zu erwarten. Im Detail erkennt man jedoch, daß es Bereiche gibt in denen sich eine Dotierstofferhöhung im Kanal kaum in einer Kennlinienverschiebung niederschlägt, wobei sich in anderen Bereichen schon geringere prozentuale Veränderungen in erheblichen Änderungen im Kurvenverlauf bemerkbar machen. Die drei Bereiche können folgendermaßen eingeteilt werden: Der erste Bereich, in diesem Beispiel, gilt für Dotierungen kleiner als 1*10 17 cm -3. In diesem Bereich bewirkt eine Dotierstoffänderung keine Änderung im Kurvenverlauf, V th und S sind konstant. Die Einsatzspannung wird hier im wesentlichen durch die Flachbandspannung und die Bandverbiegung 2Φ F definiert, die Substratladung Q B ist in diesem Fall überkompensiert. Im zweiten Bereich mit Kanaldotierungen von 1*10 17 cm -3 bis 1*10 18 cm -3 erkennt man einen linearen Zusammenhang zwischen der Dotierstoffkonzentration und der Einsatzspannung. Dieser Zusammenhang wird im Anhang B anhand analytischer Formeln noch genauer diskutiert (siehe Gleichungen B-1 bis B-7). Die Unterschwellsteigung bleibt auch in diesem Bereich unverändert, so daß die Kennlinie ihre Form beibehält und nur entlang der x-achse verschoben wird. Im dritten Bereich für Dotierungen über 1*10 18 cm -3, ergibt sich zusätzlich zur Kurvenverschiebung eine Verschlechterung der Unterschwellsteigung. Dies ist auf das Einsetzen der Auger-Rekombination (= Umkehrung der Stoßionisation) und damit eine Reduzierung der Minoritätenlebensdauern zurückzuführen. Die Shockley- Read-Hall-Rekombination (SRH) eines Elektron-Loch Paars über eine Störstelle in der Nähe der Bandmitte ist nur bis zu Dotierungen von cm -3 dominant. 79

104 Kapitel 3 : Prozeß- und Bauelement-Simulation 80 N A [ cm -3 ] I ON [ µa/µm GS = 1.5 DS = 1.5 V I OFF [ A/µm GS = DS = 1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = 1.5 DS = 1.5 V 1E E E E E E E E Tabelle Elektrische Kennzahlen für unterschiedliche Kanaldotierungen. Um die Simulationsergebnisse bzgl. der verschiedenen Parameter untereinander vergleichen zu können und ein Gefühl für die Wertigkeit bzw. für die Auswirkungen auf die Kennlinien einer Parameteränderung zu erhalten, wurde ein Referenzbauelement (in den Tabellen grau unterlegt) durchgängig betrachtet. Lediglich die Oxiddicke wurde im Laufe der Untersuchungen von 4nm auf 3nm reduziert, als absehbar war, daß ein Standard-Prozeß-Modul aus der Produktion ein 3nm dünnes thermisches Oxid erzeugt, welches als oxid für die vertikalen MOSFETs dann zukünftig eingesetzt werden konnte. Dieses Referenzbauelement hat nun folgende technologische Daten: 3-4nm oxiddicke, 50nm Siliziumstegdicke, 100nm Kanallänge, n-kanal mit einer Kanaldotierung von N A =1*10 18 cm -3 und einer festen Oxidladung von 1*10 10 cm -2. In direkter Abhängigkeit mit der Kanaldotierung ergibt sich die Weite der Raumladungszone unter dem. In Tabelle ist diese Weite für ein einzelnes und ein doppeltes für eine Reihe von Kanaldotierungen aufgetragen. Wichtig für die Beschreibung und Klassifizierung der Bauelemente ist, ob diese Weite der Raumladungszone größer oder kleiner als die Dicke des Siliziumsteges ist. Aus dem Verhältnis w RLZ /t Si ergibt sich dann, ob der Transistor ein vollständiges (>1) oder nur teilweises (<1) verarmtes Kanalgebiet besitzt. Nach dieser Abschätzung könnte man also auch schon relativ dicke Siliziumstege (z.b. 100nm) mit relativ geringen Dotierungen (z.b. 5*10 17 cm -3 ) und einem Double- vollständig verarmen. Diese Transistoren würden aber nur mit Kanallängen von mehr als 250nm und Drainspannungen unter 1V den Strom ausreichend absperren. Bei kürzeren Kanallängen oder höheren Spannungen würde es zu einem Source-Drain- Felddurchgriff kommen (siehe Kapitel 2, Punch through Effekt). Um einen Felddurchgriff zu verhindern, muß also die Siliziumstegdicke reduziert werden, wie es im nächsten Unterkapitel zu sehen ist. Dotierung[cm -3 ] 1E13 1E16 1E17 5E17 1E18 2E18 3E18 5E18 wrlz SG [nm] wrlz DG [nm] Tabelle Weite der Raumladungszone für Single- und Double--MOSFETs.

105 Kapitel 3 : Prozeß- und Bauelement-Simulation 3. Siliziumschichtdicke I D (A/ µm) 1.E-02 1.E-03 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E-12 1.E-13 1.E-14 1.E t Si [nm] 1.E V GS (V) Parameter : n-kanal FET t Ox = 3.0 nm t Si = variabel L = 100 nm N A = 1E18 cm ΦM = 4.17 ev Q = 1E10 cm f -3-2 Kurvenschar : V DS = 0.0 V V DS = 0.5 V V DS = 1.0 V V = 1.5 V DS Bild Einfluß unterschiedlicher Siliziumschichtdicken auf das Bauelement. Da in der folgenden Betrachtung nur die Siliziumstegdicke verändert wird und die Kanaldotierung und die Kanallänge konstant bleiben, ist in dieser Darstellung (Bild 3.2.1) ein typischer SOI-Effekt zu erkennen. Der Kanalbereich des Bauelements wechselt dabei mit abnehmender Dicke von einem teilweise verarmten (partiallly depleted, PD) zu einem vollständig verarmten (fully depleted, FD) Bereich an Majoritätsladungsträgern. Die Ursache dieses Effektes liegt darin, daß sich das Verhältnis L/t Si bzw. w RLZ /t Si vergrößert. Der Übergang vom teilweise zum vollständig verarmten Bauelement ist in den Kurven und in der Tabelle der elektrischen Werte zu sehen. Er kennzeichnet sich dadurch aus, das die Unterschwellsteigung S schnell von über 80 mv/dekade auf nahezu 60 mv/dekade absinkt und die abnehmende Schichtdicke nun eine direkte Abnahme der Einsatzspannung bewirkt, was sich in einer Verschiebung der Kennlinie bemerkbar macht. Bei einer Siliziumstegdicke von zum Beispiel 200nm ist der Kanalbereich teilweise verarmt. Wenn man nun die Schichtdicke auf 100nm reduziert, sieht man praktisch keine Auswirkungen auf das elektrische Verhalten, solange sich die Raumladungszonen der gegenüberliegenden s nicht vereinigen. Die Weite der Raumladungszonen in Abhängigkeit der Kanaldotierung wurde im vorherigen Unterkapitel schon diskutiert. Vergleicht man also die elektrischen Kennzahlen aus der Tabelle für die unterschiedlichen Schichtdicken von 200nm und 100nm miteinander, so stellt man nur vernachlässigbar kleine Unterschiede in der Leistungsfähigkeit der Transistoren fest. 81

106 Kapitel 3 : Prozeß- und Bauelement-Simulation t Si [ nm ] I ON [ µa/µm GS = 1.5 DS = 1.5 V I OFF [ A/µm GS = DS = 1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = 1.5 DS = 1.5 V E E E E E Tabelle Elektrische Kennzahlen für unterschiedliche Siliziumstegdicken. Bei einer Stegdicke von ca. 70 nm vereinigen sich beide Raumladungszonen der gegenüberliegenden s und das Kanalgebiet wird vollständig an Majoritätsladungsträgern verarmt (siehe Tabelle und Bild ). Der Übergang zu einem "fully depleted" Bauelement macht sich dann auch sehr stark im elektrischen Verhalten bemerkbar. Dies wird deutlich, wenn man nun die beiden unterschiedlichen Schichtdicken von 50 nm und 100 nm vergleicht. Die Kontrolle des Kanalpotentials durch das potential drückt sich dabei auch in der reduzierten Unterschwellsteigung aus. Neben der verbesserten Unterschwellsteigung und Einsatzspannung erhöht sich folglich auch der Treiberstrom. Deshalb wird die Schichtdicke zu einem wichtigen Designparameter zukünftiger SOI- und Double--MOSFETs der die gesamte Leistungsfähigkeit des Bauelements wesentlich mitbestimmt (siehe dazu auch analytische Formeln im Anhang B). Bei einer idealen Kopplung von potential zu Kanalpotential ergibt sich eine Unterschwellsteigung von 60mV je Stromdekade. Gewöhnliche Bulk- MOSFETs haben Unterschwellsteigungen von ca. 80 mv/dekade und sind auch in diesem Punkt mit teilweise verarmten SOI-Transistoren vergleichbar, wobei man in Bild erkennt, daß der Übergang (von teilweise zu vollständig verarmt) in Abhängigkeit mit der Siliziumstegdicke fließend ist. 82 S [mv/strom-dekade] 100 vollständig teilweise verarmt : w RLZ < tsi 90 verarmt : 80 w RLZ > tsi ideale Steigung : 60mV/Dekade t [nm] Si Bild Übergang vom vollständig zum teilweise verarmten Bauelement.

107 Kapitel 3 : Prozeß- und Bauelement-Simulation 4. oxiddicke I D (A/ µm) 1.E-02 1.E-03 1.E-04 1.E E E E-08 1.E-09 1.E-10 t OX [nm] 1.E-11 1.E-12 1.E-13 1.E-14 1.E-15 1.E V GS (V) Parameter : n-kanal FET t Ox = variabel t Si = 50 nm L = 100 nm N A = 1E18 cm ΦM = 4.17 ev Q = 1E10 cm f -3-2 Kurvenschar : V DS = 0.0 V V DS = 0.5 V V DS = 1.0 V V = 1.5 V DS Bild Einfluß unterschiedlicher oxiddicken auf das Bauelement. Die oxiddicke hat keinen Einfluß auf die Weite der Raumladungszone unter dem, sie geht aber in erster Näherung linear in die Einsatzspannung ein und hat damit einen großen Einfluß auf das Schaltverhalten des Transistors. Die Einsatzspannung in Tabelle wird, wie in Kapitel 2 beschrieben, nach dem Stromwert bei 1 µa/µm auf ca. 50mV genau abgelesen und zwar bei einer Drainspannung von 1,5V, daß entspricht der obersten Kennlinie einer Kurvenschar. Schaut man sich die V th -Werte in der Tabelle an fällt auf, daß diese aber nicht linear in die Einsatzspannung eingehen. Schaut man sich nun die Kurvenscharen bei einer oxiddicke von 2 nm und 5 nm genauer an bemerkt man, daß die Kennlinien bei der 2 nm Schar enger zusammen liegen und dementsprechend bei der 5 nm Schar stärker auffächern. Dieser Kennlinienverlauf erklärt die Abweichung vom linearen Zusammenhang von t OX und V th. Diese Abweichung ist wiederum auf den DIBL-Effekt zurückzuführen. Mit zunehmender oxiddicke wird die Steuerkapazität C OX kleiner und verliert an Steuerwirkung auf das Kanalpotential, dabei wird die Unterschwellsteigung S schlechter und die Steilheit g m kleiner. Der Grund warum beim 2 nm oxid eine gegen den Trend größere Unterschwellsteigung vorhanden ist, liegt in den auftretendem GIDL-Effekt (gate induced drain leakage). Dabei wird, wie in Kapitel 3 schon beschrieben, im -Drain- Überlappbereich ein gatespannungsabhängiger Leckstrom generiert, der für dünne Oxide und negative spannungen verstärkt auftritt. 83

108 Kapitel 3 : Prozeß- und Bauelement-Simulation t Ox [ nm ] I ON [ µa/µm GS = 1.5 DS = 1.5 V I OFF [ A/µm GS = DS = 1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = 1.5 DS = 1.5 V E E E E Tabelle Elektrische Kennzahlen für unterschiedliche oxiddicken. Vergleicht man die Drift-Diffusions-Simulationsergebnisse mit den Anforderungen aus der SIA/ITRS-Roadmap entspricht die erste Zeile am ehesten den Vorstellungen wie ein typischer MOSFET mit 100nm Kanallänge auszusehen hat. Die Oxiddicke von 2 nm markiert aber schon die obere Grenze. Erwartet und benötigt werden Oxiddicken unter 2 nm um die gewünschte Leistungsfähigkeit insbesondere einen hohen ON- Strom (n-kanal 750 µa/µm) realisieren zu können (siehe Kapitel 2). Diese dünnen Oxiddicken standen aber zum Zeitpunkt der experimentellen Arbeiten nicht zur Verfügung, deshalb liegt der Schwerpunkt der Simulationen im Bereich von 3-4 nm oxiddicken (siehe grau unterlegte Spalten in Tabelle 3.2.6). Ein wichtiger Aspekt der beim Studium der Tabelle nicht vergessen werden darf, ist der verdoppelte Stromwert I ON aufgrund der zweiten Inversionsschicht der Double-- Architektur. Durch diesen Vorteil würden sogar oxiddicken um 4 nm noch genügend Strom liefern, selbst dann wenn man noch eine reduzierte Betriebsspannung auf 1,2V berücksichtigt. Dieser Aspekt ist nicht zu unterschätzen, da gerade die Implementierung extrem dünner oxide und die Einführung neuer dielektrika mit sehr großem Aufwand verbunden sind und zu den größeren Herausforderungen im Skalierungsprozeß gehören. Die Double--Architektur entspannt diese Anforderungen und bringt die gewünschte Leistungsfähigkeit auch bei dickeren oxidschichten. Ein weiterer Aspekt der im Vergleich zu den experimentellen Meßwerten beachtet werden muß, ist die vereinfachte Simulation ohne zusätzliche Bahn- und Kontaktwiderstände. Die Werte aus den Tabellen in diesem Kapitel beziehen sich daher immer auf das intrinsische Bauelement ohne parasitäre Zuleitungswiderstände. Weiterhin sei noch einmal daran erinnert, daß nur ein einziger technologischer Parameter in der Tabelle (hier die oxiddicke) variiert wurde, alle anderen technologischen Parameter wurden konstant gehalten (siehe Bild ). Dies muß bei einem Vergleich über die Technologieknoten in der SIA/ITRS-Roadmap beachtet werden, da dort eine vollständige Skalierung nach den allgemeinen Skalierungsregeln durchgeführt wird. 84

109 Kapitel 3 : Prozeß- und Bauelement-Simulation 5. materialaustrittsarbeit I D (A/ µm) 1.E-02 1.E-03 1.E E-05 1.E E Φ 1.E-08 M [ev] E-09 1.E-10 1.E-11 1.E-12 1.E-13 1.E-14 1.E-15 1.E V GS (V) Parameter : n-kanal FET t Ox = 4.0 nm t Si = 50 nm L = 100 nm N A = 1E18 cm ΦM = variabel Q = 1E10 cm f -3-2 Kurvenschar : V DS = 0.0 V V DS = 0.5 V V DS = 1.0 V V = 1.5 V DS Bild Einfluß unterschiedlicher Austrittsarbeiten des materials auf das Bauelement. Wie in Kapitel 2 bereits ausgeführt wurde, sind im Laufe der Zeit immer kompliziertere Dotierstoffprofile entwickelt worden, um einerseits die beschriebenen Kurzkanaleffekte zu unterdrücken und andererseits die Einsatzspannung des MOSFETs einzustellen. Nimmt man nun ein niedrig dotiertes (< 1E17 cm -3 ) Substrat und eine Double- -Struktur an um die Kurzkanaleffekte auf eine andere Art und Weise zu unterdrücken, benötigt man eine neue Möglichkeit die Einsatzspannung anzupassen. In Bild ist dies beispielhaft für eine Dotierung von 1E18 cm -3 dargestellt. Diese neue Möglichkeit zur Einstellung der Einsatzspannung ist z. B. die Verwendung eines neuen materials bzw. einer veränderten Austrittsarbeit des Materials. Die im Bild angegebenen Austrittsarbeiten entsprechen den Materialien aus Tabelle Mit am interessantesten ist das p-dotierte Germanium welches als Midgap -Material bezeichnet wird. Midgap bedeutet, daß die Differenz der Austrittsarbeiten von p+ge zu n-dotiertem Polysilizium (npoly) 0,49 ev beträgt und der Unterschied zu p- dotiertem Polysilizium (ppoly) 0,61 ev, d. h. p+ge befindet sich im Bänderdiagramm ungefähr in der Bandmitte zwischen dem hochdotierten n-poly (nahe dem Silizium- Leitungsband) und dem hochdotierten p-poly (nahe dem Silizium-Valenzband). Die unterschiedlichen Austrittsarbeiten der materialien verursachen eine Verschiebung der Steuerkennlinie entlang der spannungs-achse. Der Abstand der Kennlinien zueinander entspricht der Differenz der Austrittsarbeiten. Der Abstand von n-poly zu p-poly im Bänderdiagramm entspricht der Bandlücke von 1,1eV. Der Abstand der Steuerkennlinien entlang der x-achse entspricht also dementsprechend 1,1V. 85

110 Kapitel 3 : Prozeß- und Bauelement-Simulation Φ M [ ev ] I ON [ µa/µm GS = 1.5 DS = 1.5 V I OFF [ A/µm GS = DS = 1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = 1.5 DS = 1.5 V E E E Tabelle Elektrische Kennzahlen für unterschiedliche Austrittsarbeiten des s. Die austrittsarbeit läßt sich noch weiter anpassen bzw. optimieren, indem man anstelle von reinem Germanium Silizium-Germanium (Si 1-x Ge x ) Mischkristallschichten verwendet, die zur Zeit schon in Heterobipolartransistoren eingesetzt werden. austrittsarbeit Φ M [ ev ] material (dotiert) 4.00 Germanium (n+) 4.10 Aluminium Polysilizium (n+) 4.63 Wolfram 4.66 Germanium (p+) 4.80 Wolframsilizid 5.27 Polysilizium (p+) Tabelle Verschiedene materialien mit den im Simulator verwendeten Austrittsarbeiten. Weiterer Aspekte bringen Vorteile für Wolfram (W) oder Wolframsilizid als geeignetes material. Diese beiden Materialien liegen zwar etwas weiter von einem idealen Midgap-Material (4,71 ev) entfernt, was zu einer n-kanal - p-kanal Unsymmetrie führt, sind aber metallisch und benötigen im Gegensatz zum Germanium keine zusätzliche Dotierung. Dies verhindert einen weiteren parasitären Effekt, die sogenannte verarmung (gate depletion). Bei dotierten materialien entsteht nicht nur auf der Kanalseite eine Raumladungzone, sondern insbesondere bei hohen Kanaldotierungen eine Gegen-Raumladungszone auf der seite die durchaus 1-2 nm dick sein kann und dementsprechend die effektive oxiddicke erhöht. Durch ein metallisches wird auch die Diffusion von Dotieratomen in den Kanalbereich vermieden, welche besonders beim Bor verstärkt auftritt (Bor penetration). Weiterhin ist der widerstand reduziert was im Hinblick auf schnelle Schaltungen von Vorteil ist. Nachteilig in der Prozeßführung ist die schwere Strukturierbarkeit und die geringe Haftung von W auf anderen Materialien was eine Titannitrid (TiN) Haftschicht nötig macht. 86

111 Kapitel 3 : Prozeß- und Bauelement-Simulation 6. Feste Oxidladungen I D (A/ µm) 5E12 3E12 1.E-02 1.E-03 1.E-04 1.E-05 1.E-06 1.E-07 1.E-08 1.E-09 1.E-10 1.E-11 1.E-12 1.E-13 1.E-14 1.E-15 1E12 1E11 1E08-2 Q f [cm ] 1.E V GS (V) Parameter : n-kanal FET t Ox = 3.0 nm t Si = 50 nm L = 100 nm N A = 1E18 cm ΦM = 4.17 ev Q = variabel f -3 Kurvenschar : V DS = 0.0 V V DS = 0.5 V V DS = 1.0 V V = 1.5 V DS Bild Einfluß unterschiedlicher fester Oxidladungen auf das Bauelement. Der letzte Parameter, dessen Einfluß auf die Transistorkennlinien untersucht werden soll, ist die Anzahl der festen Oxidladungen pro Fläche die sich nahe der Si-SiO 2 Grenzfläche befinden. Wie in Bild zu sehen ist hat erst eine sehr große Anzahl von festen Oxidladungen einen starken Einfluß auf das Transistorverhalten. Typische Flächendichten in dünnen planaren Oxiden liegen bei unter cm -2. Auch unter der Annahme, daß bei den verwendeten oxiden für die vertikalen Transistoren an den geätzten Seitenwänden eine Erhöhung auf cm -2 oder sogar cm -2 hätte auftreten können, würde dies in Bezug auf die Einsatzspannung keinen großen Einfluß haben. Da nun auch bei den gemessenen Kennlinien keine extremen Verschiebungen der Einsatzspannung zu negativen spannungen im Ansatz zu erkennen sind kann davon ausgegangen werden, daß sich die Flächendichte in normalen Größenordnungen bewegt. Q f [ cm -2 ] I ON [ µa/µm GS = 1.5 DS = 1.5 V I OFF [ A/µm GS = DS = 1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = 1.5 DS = 1.5 V 1E E E E E E E E Tabelle Elektrische Kennzahlen für unterschiedliche feste Ladungen im Oxid. 87

112 Kapitel 3 : Prozeß- und Bauelement-Simulation 3.3 Zusammenfassung der Ergebnisse Im folgenden werden 4 Beispiele für Double--MOSFETs anhand von Steuer- und Ausgangskennlinien gezeigt, die sich technologisch in einzelnen Punkten stark voneinander unterscheiden aber dennoch die Vorgaben der ITRS Roadmap im wesentlichen erfüllen (L=100nm, t OX =1-1,5nm, V DD =0,9-1,2V, I ON =750µA/µm, I OFF =20nA/µm; L=50nm, t OX =0,6-0,8nm, V DD =0,5-0,6V, I ON =750µA/µm, I OFF =80nA/µm). Wichtig ist, daß alle Beispiele die gewünschte Leistungsfähigkeit mit 2-3 nm dicken oxiden zeigen. 1. Vertikaler Double--MOSFET (partially depleted) Als erstes Beispiel wird in Bild ein DG-MOSFET mit teilweise verarmten Kanalgebiet diskutiert. Die Siliziumstegdicke und die Kanallänge messen jeweils 100nm. Wie in der Zusammenfassung der Kennzahlen unter dem Bild zu erkennen ist, würde dieser technologische Parametersatz die Roadmap Anforderungen erfüllen. Die einfache DD- Simulation, ohne Stoßionisation, unterschlägt allerdings SOI spezifische "floating body" Effekte die zu unerwünschten Knicken (kink) in den Kennlinien führen. 2. Vertikaler Double--MOSFET (fully depleted) Diese Knicke in den Kennlinien werden bei einem vollständig verarmten Kanalgebiet unterdrückt. Wie die Analyse der Simulationen in Kapitel 3.2 ergeben hat, muß bei einer Dotierung von cm -3 für einen vollständig verarmten Double--MOSFET die Siliziumschicht unter 70nm dünn sein. In diesem Beispiel wurde eine Siliziumstegdicke von 50nm gewählt, wobei alle anderen Parameter aus Beispiel eins übernommen wurden. Wie erwartet verbessert sich die Unterschwellsteigung, verringert sich die Einsatzspannung und die Ströme erhöhen sich. 3. Vertikaler Double--MOSFET (Kanallänge auf 50nm skaliert) Wenn der MOSFET aus Beispiel zwei nun weiter verkleinert werden soll, z.b. auf eine Kanallänge von 50 nm, dann muß bei einer erhöhten Dotierung von 5*10 18 cm -3 für einen vollständig verarmten Double--MOSFET die Siliziumschicht unter 30nm dünn sein. In Beispiel drei wurde t Si =20 nm gewählt. Zusätzlich wurde die oxiddicke auf 2nm verdünnt und die Versorgungspannung auf 0,9V gesetzt. Die 0,9V sind zwar etwas höher als die Roadmap-Vorgabe, aber aufgrund des dickeren oxids gerechtfertigt. 4. Vertikaler Double--MOSFET (undotierter Kanal und Midgap-) Wie in Kapitel 2 diskutiert wurde, ist eine Stärke des Double--Konzeptes die Möglichkeit, den Kanal undotiert zu lassen und die Einsatzspannung durch die Austrittsarbeit des materials einzustellen. In Beispiel 4 (Bild 3.3.4) wurde dies für ein p- dotiertes Germaniumgate durchgerechnet. Im Vergleich zu Beispiel drei ist dabei keine Zunahme von parasitären Kurzkanaleffekten zu sehen. Aufgrund der etwas höheren Einsatzspannung ist I ON etwas erniedrigt und liegt nur knapp unter der "high performance" Vorgabe der Roadmap, gleichzeitg wird aber auch der "low power" Wert für den OFF-Strom erfüllt. Das bedeutet, daß dieses Bauelement sowohl für high performance als auch für low-power-anwendungen eingesetzt werden kann. 88

113 1. Vertikaler Double--MOSFET (partially depleted) Kapitel 3 : Prozeß- und Bauelement-Simulation I D (A/ µ m) 1E-02 1E-04 1E-06 1E-08 1E-10 1E-12 1E-14 1E-16 GS V GS,MAX = 1.5V V = 0.3V GS V (V) V (V) I D (ma/ µ m) DS V = 1.5V GS V = 1.2V GS V = 0.9V GS V = 0.6V GS V = 0.3V GS Technologische Kennzahlen (n-kanal FET): -3-2 t Ox = 3.0nm, t Si = 100nm, L = 100nm, N A = 1E18cm, ΦM = 4.17eV, Q f = 1E10cm Elektrische Kennzahlen: V = 1.2V, V = 0.25V, I = 885 µ A/ µ m, I = 0.5 na/ µ m, S = 80 mv/dek., g = 1306 µ S/ µ m DD th ON OFF m Bild Vertikaler Double--MOSFET (partially depleted). 2. Vertikaler Double--MOSFET (fully depleted) I D (A/ µ m) 1E-02 1E-04 1E-06 1E-08 1E-10 1E-12 1E-14 1E-16 GS V = 1.5V GS,MAX V = 0.3V GS V (V) V (V) I D (ma/ µ m) DS V = 1.5V GS V = 1.2V GS V = 0.9V GS V = 0.6V GS V = 0.3V GS Technologische Kennzahlen (n-kanal FET): -3-2 t Ox = 3.0nm, t Si = 50nm, L = 100nm, N A = 1E18cm, ΦM = 4.17eV, Q f = 1E10cm Elektrische Kennzahlen: V = 1.2V, V = 0.15 V, I = 1125 µ A/ µ m, I = 7.6 na/ µ m, S = 66 mv/dek., g = 1362 µ S/ µ m DD th ON OFF m Bild Vertikaler Double--MOSFET (fully depleted). 89

114 Kapitel 3 : Prozeß- und Bauelement-Simulation 3. Vertikaler Double--MOSFET (Kanallänge auf 50nm skaliert) I D (A/ µ m) 1E-02 1E-04 1E-06 1E-08 1E-10 1E-12 1E-14 1E-16 GS V = 1.2V GS,MAX V = 0.3V GS V (V) V (V) I D (ma/ µ m) DS V = 1.2V GS V = 0.9V GS V = 0.6V GS V = 0.3V GS Technologische Kennzahlen (n-kanal FET): -3-2 t Ox = 2.0nm, t Si = 20nm, L = 50nm, N A = 5E18cm, ΦM = 4.17eV, Q f = 1E10cm Elektrische Kennzahlen: V = 0.9V, V = 0.15 V, I = 819 µ A/ µ m, I = 4.7 na/ µ m, S = 64 mv/dek., g = 1437 µ S/ µ m DD th ON OFF m Bild Skalierter MOSFET 4. Vertikaler Double--MOSFET (undotierter Kanal und Midgap-) I D (A/ µ m) 1E-02 1E-04 1E-06 1E-08 1E-10 1E-12 1E-14 1E-16 GS V = 1.2V GS,MAX V = 0.3V GS V (V) V (V) I D (ma/ µ m) DS V = 1.2V GS V = 0.9V GS V = 0.6V GS V = 0.3V GS Technologische Kennzahlen (n-kanal FET): -3-2 t Ox = 2.0nm, t Si = 20nm, L = 50nm, N A = 1E13cm, ΦM = 4.66eV, Q f = 1E10cm Elektrische Kennzahlen: V = 0.9V, V = 0.25 V, I = 703 µ A/ µ m, I = 0.07 na/ µ m, S = 63 mv/dek., g = 1370 µ S/ µ m DD th ON OFF m Bild Alternativer skalierter MOSFET mit undotiertem Kanalgebiet und Midgap-. 90

115 Kapitel 4 : Technologische Herstellung Kapitel 4 TECHNOLOGISCHE HERSTELLUNG Just Do It" : Nike Werbespruch 4.1 Der Gesamtprozeß In den vorangegangenen Kapiteln wurden unterschiedliche Transistorkonzepte theoretisch betrachtet und insbesondere die Leistungsfähigkeit der Double--Architektur per Simulation gezeigt. In den nun folgenden Prozeßabläufen wird die technologische Herstellung der unterschiedlichen vertikalen Konzepte beschrieben. Um den Überblick zu wahren, werden jeweils nur die wichtigsten Prozeßschritte genannt. Reinigungsschritte, zusätzliche Prozeßschritte zur Lithographie wie das Belacken und das Lackstrippen sowie Rückseitenätzungen des Substrates und ähnliche Maßnahmen werden nicht erwähnt. Die Darstellung der Prozeßabläufe soll ein Gefühl für die Komplexität der Gesamtprozesse vermitteln um deren Herstellungsaufwand miteinander vergleichen zu können. Spezielle Einzelprozesse, Besonderheiten und Schwierigkeiten bei der Herstellung werden anschließend erläutert. Im folgenden werden nun vier lithographieunabhängige Gesamtprozesse vorgestellt. Die ersten drei Transistorkonzepte wurden im Rahmen dieser Arbeit realisiert, das vierte Konzept hatte in der Fachwelt ebenfalls viel Aufmerksamkeit erregt und wird der Vollständigkeit halber kurz erläutert. Die Informationen dazu stammen aus [Hergenrother99], [Oh00] und [Hergenrother01]. EPI: Bei diesem Konzept befindet sich der Transistor an der Seitenwand einer Mesa die aus epitaktisch abgeschiedenen Schichten besteht. Die Kanallänge des MOSFET wird durch diese Schichtdicken bestimmt. Sidewall: Der Transistor befindet sich an der Seitenwand eines Grabens oder einer Stufe bzw. Mesa und wird analog wie beim planaren MOSFET durch die Source/Drain-Implantation definiert. Double-: Dieser Transistor zeichnet sich durch einen extrem dünnen Siliziumsteg aus, der beidseitig von s umgeben ist. Die Kanallänge kann entweder durch Epitaxie oder durch Implantation eingestellt werden. Vertical-Replacement-: Die Kanallänge dieses Transistors wird einerseits durch Schichtabscheidungen und andererseits durch Ausdiffusion von Dotierstoffatomen aus Zwischenschichten definiert. 91

116 Kapitel 4 : Technologische Herstellung Epitaxie-Mesa (Epi) 1. Definition der Kanallänge durch epitaktische Schichtabscheidung In der nun folgenden vertikalen Transistorvariante wurde unter Ausnutzung von epitaktisch abgeschieden Schichten mit hohen Dotierungsgradienten, also abrupten pn- Übergängen, und unter Verwendung von ansonsten konventionellen Prozessschritten, mit sub-100nm Kanallängen hergestellt. Diese Technik unterschreitet auf elegante Weise die Auflösung der optischen Lithographie, da die kurze Kanallänge nur durch die Schichtabscheidung selbst definiert wird, die eben wesentlich kleinere Strukturabmessungen ermöglicht. Zusätzlich zeichnet sich diese Herstellungsmethode durch eine hohe Reproduzierbarkeit mit kleinen Schwankungsbreiten bzgl. der Schichtdicke über den Wafer aus. Der Prozessablauf des Epi-Mesa Konzeptes ist in den Bildern und dargestellt Der prinzipielle Aufbau und die elektrischen Eigenschaften eines vertikalen MOSFET sind ähnlich wie bei planaren Transistoren, jedoch verläuft hier der elektrische Kanal an der senkrechten Seitenwand einer durch Ätzung in das Silizium erzeugten Mesa. Im folgenden wird die Herstellung anhand der Teilbilder von Bild genauer beschreiben. Bild 1: Das Substrat als Ausgangsmaterial und Definition des aktiven Gebietes Als Ausgangsmaterial wurde ein hochdotiertes (niederohmiges) Antimon (Sb, mωcm) [100]-Sonderflat-Substrat (CZ, Czochralski/Tiegelgezogenes Material) verwendet. Dies hat zwei Vorteile, zum einen erhält man beim Ätzen von vertikalen Strukturen die gleichen Kristallorientierungen an den vertikalen Seitenwänden wie auf der Oberfläche und zum anderen ist Antimon wie Phosphor (P) und Arsen (As) ein Donator. Deshalb kann auf diesem Substrat sofort das p-kanalgebiet des vertikalen n-kanal Transistors aufgewachsen werden. Antimon ist ein geeigneter Dotierstoff, da seine Ionisierungsenergie nur 0,039 ev unter der Leitungsbandkante von Si liegt. Allerdings befindet sich die Festkörperlöslichkeitsgrenze, also der Einbau von Dotierstoffatomen ins Silizium, unter 1*10 20 cm -3. Ein weiterer Vorteil ist die niedrige Diffusionskonstante von Antimon im Silizium, was bei der Definition von kurzen Kanallängen vorteilhaft ist. Die nun folgenden Angaben beziehen sich jedoch auf einen hergestellten p-kanal MOSFET, ein entsprechender n-kanal MOSFET wurde bereits vorher realisiert [Schulz97]. Die Herstellung eines Transistors im allgemeinen, beginnt mit der Definition des aktiven Gebiets. Dieses Gebiet entspricht der Siliziumfläche, in die das elektrisch aktive Bauelement (der Transistor) durch eine Abfolge von oberflächenmanipulierenden Prozessschritten, wie z.b. Ätzungen, Implantationen und Abscheidungen, eingebaut werden soll. Das aktive Gebiet wird durch ein thermisch aufgewachsenes Isolationsoxid begrenzt welches die verschiedenen Bauelemente voneinander isoliert. Die durch das Isolationsoxid maskierten Bereiche der Siliziumoberfläche sind elektrisch passiv, während die nicht maskierten Stellen im folgenden durch Implantationen von Dotierstoffen zu elektrisch aktiven Gebieten werden. Das Prozeßmodul zur Herstellung dieses Isolationsoxids (oder auch Feldoxid) wird je nach Ausführung als LOCOS (local oxidation of silicon) oder STI (shallow trench isolation) bezeichnet. 92

117 Kapitel 4 : Technologische Herstellung Bild 2: Selektive Epitaxie In das so eben definierte aktive Gebiet werden mit selektiver CVD-Epitaxie (chemical vapour deposition) bei 700 bis C weitere Siliziumschichten mit unterschiedlicher Dotierung aufgewachsen. Selektive Epitaxie bedeutet, daß sich ausschließlich auf dem Silizium und nicht auf dem Feldoxid weitere Siliziumatome anlagern und dadurch das Siliziumgitter monokristallin, d.h. ohne Versetzungen nach oben, weiterführen. Durch gleichzeitiges Beimengen von Dotierstoffen im Epitaxiereaktor, werden diese Schichten in-situ dotiert. Dieser vertikale Schichtstapel bildet später den eigentlichen Transistor, genauer gesagt das n-dotierte Source, den p-dotierten Kanal und das n-dotierte Drain. Bild 3: Definition der Mesa Um ein vertikales Bauelement mit möglichst senkrechten Seitenwänden herzustellen, wird aus dem Schichtstapel durch reaktives Ionenätzen (RIE) eine kleine "Insel" herausgeätzt. Dabei wird vorher eine sogenannte Hardmaske aus TEOS ( Tetraethylorthosilikat) erzeugt, die bzgl. der Ätzung bessere Eigenschaften als eine einfache Lackmaske besitzt. Die entstandene Silizium-Insel wird als Mesa bezeichnet. Bei der Ätzung werden auch evtl. vorhandene Gitterstörungen und Ungleichmäßigkeiten (sogenannte Facetten) der epitaktisch aufgewachsenen Schichten insbesondere an den Rändern des aktiven Gebietes, d.h. am Übergang zum Isolationsoxid, entfernt. Die Struktur dieser Mesaseitenwand wirkt sich entscheidend auf die Leistungsfähigkeit der späteren MOSFETs aus. Bei der richtigen Wahl des Siliziumsubstrats bzw. einer Rotation der Mesa um 45 auf der Substratoberfläche erhält die Seitenwand die gleiche kristallographische Orientierung (100), die bei konventionellen planaren MOSFETs verwendet wird. Bild 4: Erzeugen von oxid und Polysiliziumgate Anschließend wird das sogenannte oxid aufgewachsen. Dieses nur wenige Nanometer dicke thermische Oxid muß qualitativ besonders hohen Ansprüchen genügen, da sich die Ladungsträger an dieser Grenzfläche entlang bewegen und sehr empfindlich auf Defekte und Gitterfehler reagieren. Auf das oxid wird anschließend eine in-situ hochdotierte Polysiliziumschicht abgeschieden und strukturiert. Die senkrechte Seitenwand der Siliziuminsel ermöglicht es nun durch anisotropes Zurückätzen der Polysiliziumschicht einen Rest dieser Schicht stehen zu lassen. Dieser sogenannte Spacer und ein zusätzlich maskierter Polysiliziumfinger, der zur sicheren Kontaktierung dieses Polysiliziumspacers benötigt wird, bilden zusammen die Steuerelektrode (das ) des MOSFET. Durch diese Technik bildet sich das selbstjustiert an der Mesaflanke aus, d.h. der Polysiliziumspacer umschließt die Siliziuminsel von allen vier Seiten. Dadurch ist allerdings noch keine Selbstjustage vom zu Source oder Drain gegeben. Die Bahnwiderstände der nun wieder offenliegenden Source/Drain-Gebiete können mit einer weiteren HDD (highly doped drain) Implantation reduziert werden. 93

118 Kapitel 4 : Technologische Herstellung 1 Feldoxid Silizium- Substrat selektive Epitaxie 2 Mesa 3 Polysilizium Drain- Implantation Source- 4 Kontaktloch-Ätzung BPSG 5 Bild Der Prozessablauf zur Herstellung vertikaler Epi-Mesa-MOSFETs. 94

119 Kapitel 4 : Technologische Herstellung Source Drain Drain Source F Bild Unterschiedliche Darstellungen zur Epi-Mesa-Variante : 1. AFM- Perspektivische Sicht, 2. TEM-Querschnitt, 3. Schematischer Querschnitt zur TEM-Aufnahme, 4. Entwurf-Draufsicht (Layout mit F als minimale Strukturbreite). 95

120 Kapitel 4 : Technologische Herstellung Bild 5: Backend Nachdem der intrinsische MOSFET fertiggestellt wurde, wird am Ende der Herstellung, im sogenannten Backend, die Verdrahtung ausgeführt. Diese beinhaltet Passivierungsschichten der Siliziumoberfläche, Kontaktlochätzungen und Kontaktlochverfüllungen (plugs) sowie die Verdrahtung mit Metallleitungen. Um die Bahnwiderstände der nach außen führenden Source- und Drainanschlüsse zu verringern, wird in modernen Prozessen eine Silizidierung der Diffusionsgebiete vor dem Backend realisiert. Diese Maßnahme wurde aufgrund mangelnder Möglichkeit zur Prozeßoptimierung bei diesem Versuch noch nicht durchgeführt. Um die Topographie der Oberfläche zu glätten, wird zu Beginn des Backend ganzflächig ein Schichtstapel aus TEOS und BPSG-Schichten abgeschieden welche durch einen kurzen Hochtemperaturschritt zum Zerfließen gebracht werden. In modernen Prozessen wird die Planarisierung per CMP (chemical mechanical polishing) durchgeführt. Die weiteren Prozeßschritte wie die Ätzung der Kontaktlöcher und die Herstellung der Metallisierung entsprechen denen von planaren Transistoren. Die plugs bestehen in diesem und in den folgenden zwei Transistorvarianten aus Wolfram, und die Leiterbahnen aus Aluminium. Der endgültige Querschnitt ist schließlich in Bild zu sehen. Bild 4.1.2: Unterschiedliche Darstellungen zur Epi-Mesa-Variante Dieses Bild zeigt eine AFM (atomic force microscope) Aufnahme, eine TEM (transmission electron microscope) Querschnittsaufnahme, sowie ein dazugehöriger schematischer Querschnitt und das entsprechende Layout des Transistors, d.h. es sind die für die Herstellung notwendigen optischen Masken von oben zu sehen. Im Detail sind dies die Isolationsmaske A, die Mesamaske B, die maske C, die S/D-Definition D sowie die Kontaktlochmaske E und schließlich die Metallebene F. In diesem konkreten Versuch konnte die Maske D noch eingespart werden, da nur p-kanal Transistoren hergestellt wurden und die S/D-Implantation ganzflächig über den Wafer erfolgte. 2. Vorteile und Nachteile der Epi - Mesa Variante Am Ende jeder Prozessbeschreibung werden vorteilhafte und nachteilige Aspekte im Zusammenhang mit der Prozessierung an einem schematischen Querschnitt verdeutlicht (siehe dazu auch Bewertungen und Anmerkungen aus Kapitel 2). Entspannte Lithographie Wie alle hier vorgestellten vertikalen MOSFET-Konzepte ist auch diese Variante bzgl. der Kanallängendefinition von der Lithographie unabhängig. Unscharfer pn-übergang durch Channeling-Effekte des Dotierstoffs Sofern eine zusätzliche HDD-Implantation durchgeführt wird, muß darauf geachtet werden, daß der resultierende Channelling-Schwanz des Dotierstoffprofils nicht in das Kanalgebiet hineinreicht und die Kanaldotierung kompensiert bzw. zu einem Abflachen der Dotierstoffprofile führt. 96

121 Kapitel 4 : Technologische Herstellung Keine Selbstjustage vom zu Source und Drain Für die Rückätzung der Polysilizium-Spacergates existiert kein Ätzstopp; daraus folgt ein notwendiger Vorhalt und eine resultierende fehlende Selbstjustage zu Source und Drain. Dies bewirkt wiederum eine Verschlechterung der dynamischen Schalteigenschaften. Kanal an vertikaler Seitenwand Die Qualität einer geätzten Seitenwand wird im Vergleich zu einer polierten Wafer- Oberfläche als schlechter eingestuft aufgrund von mehr Grenzflächenzuständen. Fehlender Substrat (body) -Kontakt ermöglicht Aufladungen Aufgrund der epitaktischen Schichtabscheidung ist die dünne body -Schicht wie bei einem SOI-MOSFET vollständig isoliert und hier praktisch nicht kontaktierbar. Große Source-Drain-Kapazität Ein großer Unterschied zum konventionellen planaren MOSFET sind die extrem tiefen Source/Drain-Gebiete d.h. die gegenüberliegende Anordnung der pn-übergänge bzgl. einer großen Strecke (hier Durchmesser der Mesa). Dies ermöglicht ein frühes Einsetzen von punch through Leckströmen. Keine Entkopplung von und Drain Die Kontaktierung des Polysilizium-Spacergates mittels eines Polysiliziumfingers erhöht den Anteil parasitärer Koppelkapazitäten zwischen und Drain bzw. Substrat. Homogene Oxiddicke im Kanalbereich Die Oxiddicke an der vertikalen Seitenwand ist gleichmäßig dick. Oxidverdickungen oder Oxidverdünnungen können jedoch an den Ecken und Kanten der Mesa auftreten. Homogene Oxiddicke im Kanalbereich Keine Entkopplung von Drain und Große Junction- Kapazität Entspannte Lithographie Fehlender Body-Kontakt ermöglicht Aufladungen Source Si Unscharfer pn-übergang bei Dotierstoff-Channeling-Effekt SOI-Wafer ist nicht notwendig Drain Keine Selbstjustage von Source zu Kanal an vertikaler Seitenwand Keine Selbstjustage von Drain zu Bild Vor- und Nachteile der Epi - Mesa-Variante. 97

122 Kapitel 4 : Technologische Herstellung Implantation-Stufe (Sidewall) 1. Definition der Kanallänge durch Stufenätzung und Implantation Für den zweiten vertikalen Transistor sind unterschiedliche Bezeichnungen gebräuchlich, international wird er Surrounding--Transistor (SGT) oder Sidewall-MOSFET genannt andere Bezeichnungen wie Implantations-Variante oder Stufen-Variante im Rahmen dieser Arbeit beziehen sich auf die Art der Kanallängenherstellung, die bei diesem Konzept eben mit einer Stufenätzung und einer Implantation definiert wird. Während bei der Epi-Mesa-Variante die Beschreibung des Prozeßablaufs zu Beginn etwas allgemeiner gehalten wurde, wird im folgenden der Prozeßablauf mit mehr technologischen Daten detaillierter beschrieben. Im folgenden wird, analog zum vorhergehenden Konzept, die Herstellung anhand der Teilbilder von Bild genauer dargestellt. Bild 1: Bei diesem Experiment wurde das Los (=25 Wafer) schon zu Beginn in zwei Teilgruppen aufgesplittet um Transistoren mit unterschiedlichen kristallographischen Seitenwänden zu erhalten. Die Scheiben 1 bis 12 waren erneut Sonderflat-Material (Sb dotiert 20mΩcm) und die Scheiben 13 bis 25 waren Standard-Wafer (B dotiert 5Ωcm). Alle Scheiben erhielten zur Vereinheitlichung eine 5 µm dicke Epitaxieschicht (B dotiert 2*10 18 cm -3 ). Anschließend wurde die LOCOS-Isolation durchgeführt. Das sogenannte "Poly buffered LOCOS" besteht aus dem Schichtstapel: Oxid 20nm - Polysilizium 100nm - Nitrid 150nm. Während das Nitrid die eigentliche Hardmaske darstellt, dienen das Oxid und das Polysilizium nur zur Verringerung von mechanischem Streß. Das Nitrid wird mit einer Fototechnik strukturiert (Maske L1, A) und danach sofort geätzt. Anschließend wird das Feldoxid auf den frei liegenden Flächen erzeugt (Drive in 1150 C + Oxidation 1000 C feucht, 420nm und Temperung bei 1000 C, 2x30min). Im folgenden wurde der Nitrid-Polysilizium-Oxid Schichtstapel entfernt. In diesem Experiment wurde auf diese Weise allerdings nicht sofort das aktive Gebiet definiert, sondern nur die Marken erzeugt, auf die die nachfolgende Maskenschritte justiert werden. Das eigentliche aktive Gebiet wurde durch eine weitere Fototechnik (Maske L17, nplus, S) und eine Ätzung in das LOCOS-Oxid (370nm + 30% OE) definiert. Anschließend wurde eine 65nm dicke TEOS-Schicht abgeschieden. Diese Schicht auf dem Epi- Substrat ist in Bild zu sehen, die Isolation ist nicht dargestellt. Bild 2: Die in Bild gezeigte Mesa-Hardmaske wird aus dieser TEOS-Schicht hergestellt wozu eine weitere Fototechnik (Maske L4, poly2, D) benötigt wird. Zuerst wird das O- xid geätzt (65nm +20% OE) und anschließend das Silizium. Dabei wurden unterschiedliche Ätztiefen von 110nm, 150nm und 200nm für unterschiedliche Kanallängen ausgewählt. 98

123 Kapitel 4 : Technologische Herstellung Bild 3: Bevor die eigentliche oxidation durchgeführt wurde, wurde bei ausgewählten Scheiben eine vorläufige Oxidation, ein sogenanntes Opferoxid (sac. ox., sacrificial oxide) aufgewachsen und sofort wieder naßchemisch (HF-Dip3, 2min) entfernt. Das Ziel ist es, auf diese Art und Weise evtl. vorhandene Ätzschäden an der Seitenwand zu entfernen. Auf wiederum unterschiedlichen Scheiben wurde dann zum Vergleich zwei unterschiedliche oxide (GOX) aufgewachsen (3.0nm 750 C trocken, 4.7nm 800 C trocken). Bild 4: Nach der oxidation folgt das in-situ dotierte (Phosphor 1*10 21 cm -3 ) 100nm dicke Poly-Si. Das abgeschiedene Polysilizium ist tatsächlich ein amorphes Silizium, da ansonsten derart dünne Schichten nicht homogen und Kanten-konform herzustellen wären. Bild 5: In Bild ist optional eine hohe Lackmaske dargestellt, tatsächlich wurde aber auch hier für diesen Prozeßschritt eine 30nm dicke TEOS-Hardmaske erzeugt (Oxidätzung 30nm + 50% OE), um bessere Ätzergebnisse zu erzielen. Dazu benötigt man vorher erneut eine Fototechnik (Maske L3, poly1, C) und kann anschließend das Polysilizium ätzen (100nm +60% OE). Dabei bildet sich dann an der nicht maskierten Seitenwand ein Polysilizium-Spacer aus, der das spätere bildet. Bild 6: Danach wird ein Streuoxid abgeschieden (TEOS 12nm) und die HDD-Implantation As 5*10 15 cm -2 durchgeführt. Mit der folgenden Temperung (RTA 650 C, 10sec C, 10sec) werden die Gitterschäden ausgeheilt und der Dotierstoff elektrisch aktiviert. Bild 7: Nachdem der intrinsische Transistor fertig prozessiert ist, folgt das Backend. Hier wird zuerst ein Zwischenoxid (ZOX, 150nm SiO nm BPSG ) abgeschieden und bei einer Temperung (RTA 800 C, 20sec C, 10sec) zum Zerfließen gebracht. Anschließend wird das Oxid mit Hilfe einer chemisch-mechanischen Polierung (CMP) Oxid von 2000nm auf 1350nm herunter poliert, wobei die Oberfläche planarisiert wird. Bild 8: Dann folgt die Kontaktloch Fototechnik (Maske L5, contact, E) und das ZOX wird geätzt. In die Kontaktlöcher wird zuerst eine Implantationsbarriere hinein gesputtert (Ti/TiN, Ti 15/50/33nm) und anschließend mit Wolfram (450nm) aufgefüllt. Dabei kommt erneut eine CMP-Planarisierung zum Einsatz (Wolfram-CMP). Zum Schluß wird das Metall aufgesputtert (Ti/AlCu/Ti,TiN 20/400/10,33nm) und mittels Fototechnik (Maske L6, al1, F) und Ätzung strukturiert. Schließlich folgt noch eine letzte Passivierung in Form einer Temperung (Formiergas 430 C). 99

124 Kapitel 4 : Technologische Herstellung TEOS-Hardmaske TEOS Polysilizium- Ätzung Si Si Si-Ätzung S/D-Implantation TEOS Si Si dielektrikum Aufwachsen TEOS + CMP Si Si Polysilizium Abscheiden Source Drain Si Si Bild Prozessablauf zur Implantations-Variante. 100

125 Kapitel 4 : Technologische Herstellung Bild Unterschiedliche Darstellungen zur Implantations-Variante : 1. REM (SEM)- und schematischer Querschnitt (Vergrößert) 2. REM (SEM)-Querschnitt, 3. Schematischer Querschnitt zur REM-Aufnahme, 4. Entwurf-Draufsicht (Layout mit F als minimaler Strukturbreite). 101

126 Kapitel 4 : Technologische Herstellung 2. Vorteile und Nachteile Selbstjustage vom zu Source und zu Drain Für die Rückätzung der Polysilizium-Spacergates existiert kein Ätzstopp; daraus folgt ein notwendiger Vorhalt und eine resultierende fehlende Selbstjustage zu Source. Durch die senkrechte Implantation des Dotierstoffs in den oberen Teil der Mesa fungiert der Poly-Spacer hier nicht als Implantationsmaske. Im Unterschied zum vorherigen Konzept ist das zum Drain jedoch genau wie bei einem planaren MOSFET selbstjustiert, da hier der Spacer wieder als Maske dient. Kanalführung an vertikaler Seitenwand und lateral unter dem Poly-Spacer Die Qualität der Kanalführung wird im Vergleich zu allen anderen Konzepten als schlechter eingestuft da aufgrund von mechanischem Streß an der Mesakante eine Reduzierung der Ladungsträgerbeweglichkeit vermutet wird. In Bild B und C ist schematisch dargestellt, wie man durch Anpassen der Mesahöhe und Spacerdicke die Kante im Kanal vermeiden kann, indem man entweder das untere Source/Drain- Gebiet unter einem dünneren Spacer diffundieren läßt oder indem man das obere Source/Drain-Gebiet mittels einer flachen Mesa oder tieferen Implantation nach unten verschiebt. Substrat (body) -Kontakt ist leicht realisierbar Analog zu konventionellen CMOS-Technologien kann ein body-kontakt realisiert werden. Entspannte Lithographie Unscharfer pn-übergang bei Dotierstoff-Channeling-Effekt Inhomogene Oxiddicke Keine Entkopplung von Substrat und Source Si Drain Selbstjustage von Source zu (vertikal) Selbstjustage von Drain zu (lateral) Durch Body-Kontakt können Aufladungen verhindert werden SOI-Wafer ist nicht notwendig Kanallänge aus vertikalen und lateralen Anteilen Bild Der Prozessablauf zur Herstellung vertikaler Stufen-MOSFETs. 102

127 Kapitel 4 : Technologische Herstellung Mesaätzung In Bild A ist dargestellt wie sich Schwankungen in der Breite der Mesamaske und Ätztiefe auf die Mesaseitenwand und die abgesenkte Siliziumoberfläche auswirken. Keine homogene Oxiddicke im Kanalbereich Die Oxiddicke im Kanal ist nicht homogen sofern sich der Kanal aus einem vertikalen und einem planaren Anteil zusammensetzt, da an der vertikalen Seitenwand eine andere Oxiddicke als in den Ecken und Kanten der Mesa auftritt. Entspannte Lithographie Auch dieses vertikale Konzept ist bzgl. der Kanallänge lithographieunabhängig. Unscharfer pn-übergang durch Channeling-Effekte des Dotierstoffs Mit der HDD-Implantation wird automatisch ein Channelling-Schwanz des Dotierstoffs erzeugt, was wie ein "natürliches" LDD-Gebiet wirkt. Dieses LDD-Gebiet ist allerdings nicht optimal, da so keine abrupten pn-übergänge erzeugt werden können. In Bild D ist ein weiterer Aspekt im Zusammenhang mit der Dotierstoffverteilung dargestellt. Bei einer Überätzung des Kontaktloches in das hochohmige LDD-Gebiet steigt der Kontaktlochwiderstand an der Grundfläche stark an. A TEOS Mesa Si Übertragung von Breiten- Schwankungen der Hard- Maske in die Mesa-Seitenwand Ätzschwankungen variieren Kanallänge Schädigung des Siliziumgitters durch die Trockenätzung B C N A,D Arsen D D Drain channeling LDD R K LDD x Bor Nicht-abrupte pn- Übergänge verringern die Leistungsfähigkeit L vertikal L planar S Bei einer Überätzung des Kontaktloches in das LDD Gebiet steigt der Kontaktlochwiderstand stark an. S Bild Aspekte zur Herstellung vertikaler Seitenwand MOSFETs. A) Schwankungen in der Dicke der TEOS-Hardmaske und in der Ätztiefe. B) Vermeiden der Mesakante im Kanal durch Variationen in der Geometrie. C) Channeling Effekt bei 0 HDD-Implantation. D) Die Tiefe des Kontaktlochs bestimmt u.a. den Kontaktlochwiderstand. 103

128 Kapitel 4 : Technologische Herstellung Vertikaler Double- (DG) 1. Vorversuch Die folgende Beschreibung zu den Teilbildern von Bild gibt den Prozessablauf zum Vorversuch zur Double--Variante wieder. Die REM-Bilder entsprechen den schematischen Skizzen der wichtigsten Prozessschritte auf der rechten Seite. In diesem Beispiel ist ein 50nm dicker vertikaler Siliziumsteg mit einer Höhe von 500nm zu sehen. Im ersten Versuch wurde noch eine epitaktische Schichtabscheidung zur Kanallängendefinition durchgeführt, die nachher durch die einfachere Implantation ersetzt wurde. Bild 1: Zuerst wurde mit der RP-CVD (reduced pressure chemical vapour deposition) Epitaxie der npn-schichtstapel abgeschieden, danach ein dünnes thermisches Oxid (TOX) gewachsen (optional) und anschließend eine 250nm dicke TEOS-Schicht aufgebracht. Bild 2: Nach der Definition eines flachen Grabens mit steilen Seitenwänden, die durch einen Lithographieschritt und einer Trockenätzung der TEOS- und TOX-Schicht hergestellt wurden, wird eine 50-70nm dünne Nitridschicht abgeschieden. Die Dicke dieser Schicht definiert später die Dicke des Siliziumstegs t si (siehe REM 1). Bild 3: Durch eine Trockenätzung entstehen aus der Nitridschicht die Nitridspacer. Die Reste der TEOS- und TOX-Schichten werden naßchemisch entfernt. Bild 4: Die Nitridspacer fungieren nun als Hardmaske für die 500nm tiefe Siliziumätzung, dabei wird der Nitridspacer fast vollständig aufgebraucht (siehe REM 2). Bild 5: Auf dem Siliziumsteg wird nun das 3nm dünne oxid aufgewachsen und ein 100nm dickes in-situ dotiertes Poly-Silizium abgeschieden (siehe REM 3). Bild 6: Danach wird das Polysilizium- durch eine Trockenätzung definiert. Die Reste der Nitridspacers werden naßchemisch entfernt. Bild 7: Eine neue Nitridschicht zur Isolation des Poly-Si-s wird abgeschieden (REM 4). Bild 8: Zum Schluß wird mit einer TEOS-Schicht die Oberfläche planarisiert. Danach folgt die Kontaktlochätzung und die Abscheidung sowie Strukturierung der Metallisierung. Die REM-Bilder stammen vom ersten Vorversuch und zeigen die erfolgreiche Strukturierung sehr dünner Siliziumstege. Die Ausbeute über den gesamten Wafer war jedoch gering und variierte stark mit den durchgeführten Lossplittungen. 104

129 Kapitel 4 : Technologische Herstellung Oxid n p n Nitrid n p n Nitrid-Spacer n p n Silizium-Steg n p n n p n oxid + Polysilizium n p n n p n Polysilizium- n p n n p n Nitrid-Schicht n p n n p n Metall n p n n p n Bild Prozessablauf des Vorversuchs zur Double--Variante. 105

130 Kapitel 4 : Technologische Herstellung 2. Vertikaler Double- mit Landing-Pad Der vertikale Double--MOSFET kann sowohl als Implantationsvariante als auch als Epi-Variante hergestellt werden. Die elektrischen Kennlinien in Kapitel 5 gehören zu Double--Transistoren, die als Implantationsvariante ausgeführt sind und teilweise die im folgenden beschriebene bessere Kontaktierung (Landing Pad) des oberen Steg-Kontaktes besitzen. Im folgenden wird jedoch ein Prozessablauf beschrieben, bei dem die Kanallänge durch epitaktische Schichtabscheidung definiert wird, da hier auch auf optionale Verbesserung eingegangen werden kann, die jedoch nicht alle im Experiment ausprobiert werden konnten. Bild 01: Der Prozeß beginnt mit der Strukturierung der aktiven Gebiete und einer LOCOS- Isolation oder STI (shallow trench isolation, Maske 1, hier nicht dargestellt) und einer mehrfachen Abscheidung epitaktischer Schichten der Folge: Silizium (dotiert), 1. Barrierenschicht, Silizium (undotiert), 2. Barrierenschicht und Silizium (dotiert). Die Barrierenschichten können unterschiedlich eingesetzt werden. Bei einem konventionellen vertikalen Feldeffekttransistor würden Sie als Potential- oder Diffusionsbarriere bzw. als Ätzstopp dienen und z.b. aus SiGe oder SiC bestehen. Zur Herstellung eines Tunneltransistors wäre diese Barrierenschicht gleich der Tunnelschicht und würde z.b. aus SiO 2 oder Si 3 N 4 bestehen. Die äußeren Siliziumschichten stellen die inneren Source/Drain-Elektroden dar. Die innere Siliziumschicht definiert das eigentliche Kanalgebiet und kann im wesentlichen undotiert sein, da die Einsatzspannung des Transistors später durch die Austrittsarbeit des materials eingestellt wird. Im Prozeß folgt nun eine TEOS-Abscheidung. Diese Oxidschicht dient wieder als Hilfsschicht zur Herstellung eines Nitridspacers. Bild 02: In die TEOS-Hilfsschicht wird eine Stufe geätzt (Maske 2). Danach wird eine Nitridschicht abgeschieden, welche durch ihre Dicke den späteren Siliziumsteg definiert. Bild 03: Die Nitridschicht wird durch Trockenätzung anisotrop zurückgeätzt und bildet dadurch einen Nitridspacer an der TEOS-Seitenwand aus. Die TEOS-Schicht wird dann naßchemisch zurückgeätzt, so daß nur noch der Nitridspacer zurückbleibt. Bild 04: Dieser freistehende Nitridspacer dient nun als Ätzmaske um den gesamten Epitaxie- Schichtstapel zu strukturieren. Dabei wird auf der unteren Barrierenschicht die Ätzung gestoppt. Die folgenden Bilder 5, 6 und 7 zeigen eine optionale Prozeßführung. Um die Hochfrequenzeigenschaften des Transistors zu verbessern bietet es sich an das vom Drain kapazitiv zu entkoppeln. Bild 05: Dazu wird zuerst eine weitere Nitridschicht abgeschieden

131 Kapitel 4 : Technologische Herstellung Bild 06:... und ebenfalls zu einem Spacer zurückgeätzt. Der Grund für diesen Spacer ist, daß dieser die Seitenwände des Silziumstegs vor dem nächsten Prozessschritt schützen soll. Bild 07: Nun wird eine Isoaltionsschicht (z.b. Oxid) erzeugt, indem entweder ein thermisches Oxid gewachsen wird, oder eine Sauerstoffimplantation mit anschließender Oxidbildung durch einen RTA-Schritt erfolgt (SIMOX-Verfahren), oder eine andere Schicht mit einer möglichst niedrigen Dielektrizitätskonstante aufgebracht wird. Bild 08: Anschließend werden die Nitridspacer vollständig weggeätzt, so daß der Siliziumsteg wieder freisteht. Darauf folgt das Aufwachsen des dielektrikums. Bild 09: Nachdem oxid wird das material (z.b. Polysilizium oder SiGe) abgeschieden. Bild 10: Direkt danach wird wieder eine Nitridschicht abgeschieden. Diese Nitridschicht ist die erste Schicht, die für das spätere Landing Pad von Bedeutung ist. Bild 11: Die Nitridschicht wird zu einem Nitridspacer zurückgeätzt, so daß das material teilweise freiliegt. Der entstandene Nitridspacer schützt außerdem die vertikale Seitenwand der materialschicht. Bild 12: Nun wird das material mittels eine Lackmaske (Maske 3, alternativ auch eine Hardmaske) strukturiert und das material zurückgeätzt. Die Maske strukturiert im wesentlichen den seitlichen kontakt, das restliche material bildet selbstjustiert einen Spacer um den Siliziumsteg aus. Analog zum Mesa-Layout in Bild kann ein finger zwecks sicherer Kontaktierung den Si-Steg teilweise überlappen. Bild 13: Die maske wird entfernt und erneut eine Nitridschicht abgeschieden, die sofort wieder zu einem Spacer zurückgeäzt wird. Damit bildet sich selbstjustiert eine geschlossene Nitridfläche um den oberen Siliziumsteg aus, die das material nach oben hin isoliert. Damit ist eine Ätzstoppschicht entstanden, die auch bei einer Dejustage den Siliziumsteg kontaktiert, ohne das zum oberen Kontakt kurzzuschließen. Bild 14: Die anschließend abgeschiedene dicke TEOS-Schicht wird mittels CMP planarisiert. Bild 15: Darauf folgt nach der Strukturierung der Kontaktlöcher (Maske 4) eine Kontaktlochätzung, die sowohl auf dem Nitrid als auch auf dem material und dem Siliziumsubstrat stoppt. Bild 16: Zum Schluß werden die freiliegenden Kontakte von Source, Drain und mit Metallbahnen angeschlossen (Maske 5). 107

132 Kapitel 4 : Technologische Herstellung TEOS Nitrid-Abscheidung Si Si 01 Si 05 Si Nitrid-Spacer-Ätzung Si Nitrid Si 02 Si 06 Si Nitrid-Spacer-Ätzung O -Implantation + RTA 2 Si 03 Si Si 07 Oxid Si Oxid Schichtstapel-Ätzung dielektrikum Aufwachsen 04 Si 08 Oxid Si Oxid Bild Prozessablauf zur vertikalen Double--Variante. 108

133 Kapitel 4 : Technologische Herstellung Polysilizium-Abscheidung Nitrid-Spacer-Ätzung 09 Oxid Si Oxid 13 Oxid Si Oxid Nitrid-Abscheidung TEOS + CMP 10 Oxid Si Oxid 14 Oxid Si Oxid Nitrid-Spacer-Ätzung KL- Ätzung 11 Oxid Si Oxid 15 Oxid Si Oxid Polysilzium- Maske + Ätzung Source Drain 12 Oxid Si Oxid 16 Oxid Si Oxid Bild Prozessablauf zur vertikalen Double--Variante. 109

134 Kapitel 4 : Technologische Herstellung 3. Vorteile und Nachteile Zu den Vor- und Nachteilen aus den vorherigen Konzepten kommen zusätzlich hinzu: Epitaktische Schichten als Diffusions- oder Tunnelbarrieren Durch den Einbau neuer Materialien wie z.b. SiGe oder SiC in den Epitaxie- Schichtstapel können konventionelle pn-übergänge optimiert werden, und es wäre die Möglichkeit eines definierten Ätzstopps zur Definition der Kanallänge gegeben. Zueinander selbstjustierte Double-s Durch den vertikalen Aufbau und die gleichzeitige Strukturierung sind beide s zueinander justiert. Damit kann man alle Vorteile des Double--Konzeptes nutzen. Sichere Kontaktierung des oberen Kontaktes durch ein "Landing pad" Durch die Nutzung eines Nitrid-Doppelspacers kann ein Landing Pad zur sicheren Kontaktierung des oberen Steg-Kontaktes hergestellt werden. Entkopplung von Drain und Durch die Herstellung eines optionalen Oxids kann das zusätzlich vom Substrat bzw. Drain entkoppelt werden. Spacer-Landing- Pad zur Kontaktierung Entspannte Lithographie Keine Selbstjustage durch Poly-Spacer-Rückätzung Oxid zur Entkopplung von Drain und Source Drain Spezielle Barrieren durch Epitaxie Selbstjustage beider s zueinander Selbstjustage durch Ätzstopp auf Barriere SOI-Wafer ist nicht notwendig Kanallänge und Dotierung durch Epitaxie Bild Vorteile und Nachteile zur vertikalen Double--Variante. 110

135 Kapitel 4 : Technologische Herstellung Vertikaler Replacement- (VRG) 1. Definition der Kanallänge durch Schichtabscheidung und Ausdiffusion Im folgenden werden die Teilbilder der Bilder und im Detail beschrieben. Bild 1: Zu Beginn wird Arsen für den später vergrabenen Drain/Source-Zugang in ein Epi- Silizium Substrat implantiert. Bild 2: Anschließend wird ein Schichtstapel abgeschieden der folgendermaßen aufgebaut ist: 1. dünne (30nm) Oxidschicht als Diffusionsbarriere 2. PSG (200nm) als solid source für die unteren LDD-Gebiete 3. Nitrid (20nm) als Abstandsschicht und Diffusionsbarriere 4. undotiertes Oxid (100nm) als Platzhalter für das spätere replacement gate Die Dicke dieser Schicht definiert im wesentlichen die vertikale länge. 5. Nitrid (20nm) als Abstandsschicht und Diffusionsbarriere 6. PSG (100nm) als solid source für die oberen LDD-Gebiete 7. Nitrid (20nm) als Abstandsschicht, Diffusionsbarriere und CMP-Stoppschicht Die beiden PSG-Schichten dienen als Dotierstoff-Quellen aus denen später das Phosphor diffundiert und die flachen Source/Drain-Extensions (=LDD-Gebiete) definiert. Bild 3: Durch diesen gesamten Schichtstapel erfolgt eine Graben- oder Loch-Ätzung bis zur Siliziumoberfläche. Bild 4: Anschließend wird eine selektive (Dichlorsilan/HCl) Epitaxie mittels RTCVD (reduced temperature CVD) bei 850 C durchgeführt. Die Epi-Schicht wird solange gewachsen bis alle Gräben aufgefüllt sind. Bild 5: Das überschüssige Silizium wird dann mittels CMP bis auf die Höhe der ersten Nitridschicht zurückgeätzt. Bild 6: Nach der Planarisierung wird das obere Source/Drain Landing-Pad abgeschieden um die spätere Kontaktierung zu erleichtern. Im Detail sind das eine mit Arsen dotierte Polysiliziumschicht und eine Nitridschicht als Hardmaske. Bild 7: Nach der Abscheidung der Nitridschicht wird das Landing-Pad strukturiert. Dabei wird auch die erste Nitridschicht des Schichtstapels und das darunter liegende PSG geätzt. Die Ätzung stoppt auf der zweiten dünnen Nitridschicht im Schichtstapel. Bild 8: Es folgt eine weitere Nitrid-Abscheidung. 111

136 Kapitel 4 : Technologische Herstellung Drain-Implantation CMP 01 n+ Si Si 05 Schichtstapel-Abscheidung Source-Pad-Abscheidung 02 PSG Oxid PSG n+ Si Si 06 Nitrid Polysilizium Graben-Ätzung Source-Pad-Strukturierung Selektive Epitaxie Nitrid-Abscheidung Si Bild Prozessablauf zum Vertical-Replacement--MOSFET (VRG). 112

137 Kapitel 4 : Technologische Herstellung Nitrid-Spacer-Ätzung Poly-Ätzung Spacerschicht-Ätzung CMP + RTA dielektrikum Aufwachsen Kontaktloch-Ätzung Polysilizium-Abscheidung Drain Source Bild Prozessablauf zum Vertical-Replacement--MOSFET (VRG). 113

138 Kapitel 4 : Technologische Herstellung Bild 9: Die neue Nitridschicht aus Bild 8 wird zu einem Nitrid Spacer zurückgeätzt. Damit sind das Landing-Pad und die verbliebenen Teile der oberen PSG-Schicht vollständig mit Nitrid umgeben. Bild 10: Die durch die Nitridspacerätzung nun freiliegende undotierte Oxidschicht wird durch gepufferte HF-Säure selektiv entfernt. Dadurch wird das selektiv gewachsene Silizium teilweise freigelegt. Bild 11: Auf dem freiliegenden Silizium wird anschließend ein 2,8nm dickes oxid aufgewachsen. Bild 12: Danach folgt die Polysiliziumabscheidung. Tatsächlich ist es ein in-situ Phosphor dotiertes amorphes Silizium (a-si) welches rekristallisiert wird. Wie aus dem Bild hervorgeht, kann das a-si, ohne Lunker (voids) zu bilden, die seitlichen Zugänge füllen. Bild 13: Als nächstes folgt die Strukturierung und Polysiliziumätzung. Bild 14: Das Backend beginnt mit einer CMP-Planarisierung gefolgt von einem RTA (rapid thermal annealing) Schritt. Bild 15: Anschließend werden die Kontaktlöcher geätzt. Bild 16: Schließlich werden die Kontaktlöcher aufgefüllt und die Metallisierung aufgebracht und strukturiert. Bild TEM-Bild eines 100nm VRG-MOSFET mit einem 6nm dicken oxid. 114

139 Kapitel 4 : Technologische Herstellung 2. Vorteile und Nachteile Im Vergleich zu den vorherigen Konzepten zeigt der VRG-MOSFET aus der Bauelemente-Perspektive die wenigsten Schwachstellen. Wie im Kapitel 2 jedoch schon erläutert wurde ist der Gesamtprozeß mit Abstand der aufwendigste und teuerste. Landing-Pad zur Kontaktierung / Entspannte Lithographie Das Landing-Pad ist eine sehr aufwendige Hilfskonstruktion um den oberen Kontakt lithographieunabhängig zu gestalten und einen sicheren Ätzstopp zu garantieren. Partially depleted (floating) body Da in diesem Ausführungsbeispiel ein durchgehender vergrabener Drain-Anschluß implementiert wurde, ist der teilweise verarmte body isoliert und floatet. Diffusionsbarrieren isolieren PSG Die in den komplexen Schichtstapel enthaltenen dünnen Nitridschichten dienen als definierte Ätzstopps und als Diffusionsbarrieren für die hochdotierten PSG-Schichten. Selbstjustage beider s zueiandner Durch den Schichtaufbau sind die s zueinander optimal justiert. Kanaldotierung durch Epitaxie Mit der selektiven Epitaxie kann eine homogene Kanaldotierung erzeugt werden. -S/D Selbstjustage durch Schichtabscheidung und Ausdiffusion Durch eine definierte PSG-Schichtdicke und eine Ausdiffusion zum Prozessende können die Extensions unabhängig von anderen Parametern eingestellt werden. PSG zur Entkopplung von Drain und Die PSG-Schichten dienen gleichzeitig zur Entkoppelung des s von Source (nach oben hin) und Drain (nach unten hin). Landing-Pad zur Kontaktierung Entspannte Lithographie Partially depleted (floating) body GOX und material zum Backend Source Drain Diffusions- Barrieren isolieren PSG PSG zur Entkopplung von Drain und Selbstjustage durch Schichtabscheidung und Ausdiffusion SOI-Wafer ist nicht notwendig Selbstjustage beider s zueinander Kanaldotierung durch Epitaxie Bild Vorteile und Nachteile des VRG-Konzeptes. 115

140 Kapitel 4 : Technologische Herstellung 4.2 Besondere Einzel - Prozeßschritte Isolation Die Isolationsmethode der einzelnen Bauelemente in einer integrierten Schaltung hat direkten Einfluß auf die Packungsdichte der Bauelemente. In allen hier durchgeführten Experimenten wurde die (LOCOS-Isolation (local oxidation of silicon) eingesetzt (siehe TEM-Bild zur Epi-Variante in Kapitel 4.1). Die modernere STI-Isolation (shallow trench isolation) kann ebenfalls eingesetzt werden wie in Bild zu sehen ist. In diesem Bild ist unter anderem ein Vergleich des Maskenentwurfs (Layout) zwischen einem planaren und einem vertikalen Transistor gezeigt. Bei Verwendung einer Mesa- Maske anstelle einer Graben-Maske bei den vertikalen Transistoren muß evtl. das STI- Oxid nachträglich etwas zurückgeätzt werden, um das Auftreten von unerwünschten Polysilizium-Spacerresten nach der strukturierung zu vermeiden, da diese die s unterschiedlicher Transistoren in einem gemeinsamen aktiven Gebiet kurz schließen könnten. Verwendet man einen Graben anstelle einer Mesa, sind diese parasitären Spacer automatisch lokal begrenzt. Durch den dreidimensionalen Aufbau sind vertikale Bauelemente bzgl. Source und Drain sogar besser isoliert als planare MOSFETs. Planares Layout Vertikales Layout Poly-Si Spacer Schnittlinie Source Drain Source Drain Source Isolation aktives Gebiet Isolation aktives Gebiet Mesa / Trench Source Poly-Si Spacer- Drain ST I Drain Ätzung Source Source ST I aktives Gebiet ST I ST I aktives Gebiet ST I Bild STI-Isolation und Vergleich von planaren und vertikalen Layout. 116

141 Kapitel 4 : Technologische Herstellung Epitaxie Epitaxie bedeutet gerichtetes einkristallines Wachstum auf einem ebenfalls einkristallinen Substrat. Dabei übernimmt die Epitaxieschicht die kristallographische Orientierung des Substrates. Durch Variation der Prozeßtemperatur können aber auch amorphe (T<650 C) oder polykristalline (T>950 C) Schichten erzeugt werden. Die in dieser Arbeit verwendeten epitaktischen Siliziumschichten werden durch Abscheidung aus der Gasphase gewonnen. Die p-kanal Transistoren der EPI-Variante haben dabei folgendes Temperaturbudget gesehen: 1) 930 C, 5min Ausheizen/Tempern (Bake) 2) 890 C, 170sec p-source (Bor dotiert) sec (= nm) n-kanal (Phosphor dotiert) 120sec p-drain (Bor dotiert) Das verwendete Niederdruck-Epitaxieverfahren wird als LP-CVD (low pressure - chemical vapour deposition) bezeichnet und wird mit Drücken von Pa angewendet. Die anorganische CVD benutzt als Ausgangsmaterial für die Abscheidung das Gas Silan SiH 4 welches normalerweise bei hohen Abscheidetemperaturen (ca C) verwendet wird. Der Vorteil der Gasatmosphäre liegt in der flexiblen Art verschiedenste Prozeßgase einzusetzen. Die Wafer werden z.b. in einer Stickstoff-Atmosphäre aufgeheizt und zur Reinigung in einer HCL-Gasatmosphäre angeätzt. Während der Silan-Epitaxie können auch zusätzliche gasförmige Dotierstoffe (Arsin AsH 3, Phosphin PH 3 oder Diboran B 2 H 6 ) zugegeben werden. Man unterscheidet im allgemeinen zwischen [Khakzar97]: Flüssigphasen-Epitaxie (liquid phase epitaxy, LPE) Gasphasen-Epitaxie (vapour phase epitaxy, VPE bzw. CVD) Metall-organische Gasphasen-Epitaxie (metal-organic CVD, MOCVD) Molekularstrahl-Epitaxie (molecular beam epitaxy, MBE) Das letzte Epitaxie-Verfahren ist die MBE. In einer MBE-Anlage wird ein Strahl thermisch angeregter Atome aus einem beheizten Reservoir (Target) auf das Substrat gelenkt. Dieses Verfahren ist sehr langsam (1µm/h) aber ermöglicht durch Abscheidung einzelner Atomlagen extrem abrupte Dotierstoffprofile. Mit diesem Epitaxie-Verfahren wurden die vertikalen PDB (planar doped barrier) MOSFETs, die in Kapitel 2.4 erwähnt wurden, hergestellt [Gossner94]. 117

142 Kapitel 4 : Technologische Herstellung REM 1a REM 1b REM 2a Silizium REM 2b REM 3 Ätzung Silizium 1 µm Ätzung Nitridspacer Oxid 1 µm Nitridspacer Nitridspacer Silizium Poly-Si Oxid Poly-Si Oxid 0.3 µm Strukturierung der Siliziumstege Ein wichtiger Prozeßschritt bei der Herstellung der vertikalen MOSFETs ist die Ätzung der Siliziummesa bzw. -Stege. Beim Double-- Konzept kommt vorher noch die Definition der Spacer-Hardmaske hinzu. Bevor der eigentliche Transistor prozessiert werden konnte, mußte anhand von Vorversuchen festgestellt werden welche Mischungsverhältnisse der Prozeßgase brauchbare Ergebnisse liefern. Die Parameter sind Druck, Plasmaleistung, Temperatur und Zeit. Bild Verschiedene REM-Bilder zu Vorversuchen zur Si- Steg-Ätzung: Die Konformität und Steilheit der Flanken wird neben der Chemie der Prozeßgase auch durch den Grad der Abdeckung der Silizium- Oberfläche stark beeinflußt. 1) Bei diesem Versuch war der "Break"-Prozeß, der vorhandene natürliche Oxide oder Oxidreste von vorherigen Prozeßschritten entfernen soll, zu kurz, so daß die folgende Silizium-Ätzung nur auf einer Spacerseite erfolgreich war. Prozeß-Parameter: D-0.8MUE TRENCH Break: HBr=22 / NF3=5 / 20mT / 400W / 20G / 5sec. Main: HBr=40 / NF3=4 / HeO2=28 / 100mT / 520W / 100G / 33sec. 2) In diesem Versuch war der Break-Prozeß ausreichend da vorher auch eine zusätzliche Naßätzung durchgeführt wurde. In diesem Fall war nun allerdings die freiliegende Siliziumfläche zu groß, da zuwenig Feldoxid vorhanden war, was zu einer schlechten Flankensteilheit führte. Prozeß-Parameter: D-0.8MUE TRENCH Break: HBr=22 / NF3=5 / 20mT / 400W / 20G / 10sec. Main: HBr=40 / NF3=4 / HeO2=28 / 100mT / 520W / 100G / 24sec. 3) Bessere Ergebnisse aufgrund von Seitenwand- Passivierung lieferten schließlich Ätzungen mit Chlor anstelle von Fluor. Damit konnten auch kompliziertere Ätzungen wie Poly/Oxid/Poly/Oxid- Schichtstapel erfolgreich geätzt werden. Prozeß-Parameter: D-ROS-Poly Break: HBr=22 / NF3=4 / 20mT / 400W / 20G / 20sec. Main: HBr=40 / Cl2=20 / HeO2=20 / 100mT / 200W / 50G / 120sec. 118

143 Kapitel 4 : Technologische Herstellung Kristallorientierung der Siliziumstege und Mesen Aufgrund der dreidimensionalen Struktur von vertikalen MOSFETs ist die gewählte Kristallorientierung der Substrate ein wichtiger Aspekt, da die Eigenschaften der späteren Bauelemente direkt mit der Kristallorientierung zusammenhängen. In Tabelle sind einige richtungsabhängige Eigenschaften des Siliziums aufgelistet. In konventionellen CMOS-Technologien werden (Standard)-Substrate mit (100) Oberflächen und [0, 1, -1] Flat verwendet, da diese Ebene die günstigsten Eigenschaften (z.b. geringste Dichte freier Bindungen, siehe Tabelle 4.2.1) für die MOS-Grenzfläche bietet. Diese Vorteile sollten bei vertikalen MOSFETs ebenfalls genutzt werden. Da aber die senkrecht in das Substrat geätzte Seitenwand eine andere Orientierung aufweist, muß eine alternative Lösung gefunden werden. In Bild ist die Orientierung einer vertikalen Mesa auf dem Wafer, jeweils senkrecht zur Abflachung "Flat" und um 45 gedreht, dargestellt. In der oberen Reihe sieht man einen Standard-Wafer mit (100)-Oberflächenorientierung und [0,1,-1]-Flat. In der unteren Reihe sind die gleichen Mesen auf einem Spezial-Wafer mit [0, 1, 0]-Sonderflat zu sehen. Wie man sieht, gibt es nun zwei Möglichkeiten, bei denen die Mesen ausschließlich Seitenwände und planare Flächen mit {100} Ebenen besitzen. Die erste Möglichkeit besteht in der Nutzung eines Standard-Wafers, bei dem sämtliche Strukturen in einem Winkel von 45 zum Flat hin entworfen werden. Die andere Möglichkeit ist der Einsatz spezieller Sonderflat-Scheiben, bei der das Layout nicht verändert werden muß. Auf jeden Fall ist beim Entwurf auf unterschiedlich gedrehten Bauelementen auf der Scheibe zu achten. Durch diese Randbedingung ist es aber auch andererseits möglich, zur gleichen Zeit gezielt unterschiedliche MOSFETs herzustellen (z.b. einen mit höheren Sättigungströmen und einen anderen der besser den Strom absperrt). Betrachtet man die unterschiedlichen Kristallorientierungen im Siliziumgitter, so erkennt man drei kristallographische Hauptebenen (100), (110) und (111). Senkrecht auf der jeweiligen Hauptebene steht die entsprechende Hauptachse [100], [110] und [111]. In Bild ist die Gitterstruktur eines Kristallausschnitts aus unterschiedlichen Perspektiven dargestellt. Die Perspektiven entsprechen der Sicht entlang der oben erwähnten Hauptachsen (siehe langer Strahl). Kristallorientierung <100> <110> <111> Gitterabstand [nm] Oberflächenenergie [J/m 2 ] Atomdichte [10 14 /cm 2 ] Dichte freier Bindungen [10 14 /cm 2 ] Intrinsische e-beweglichkeit [cm 2 V -1 s -1 ] niedriger höher mittel Oberflächenzustandsdichte [10 11 cm -2 ]* hoch Tabelle Eigenschaften unterschiedlicher Kristallorientierungen *[Göbel98]. 119

144 Kapitel 4 : Technologische Herstellung (011) (011) 90 [011] [001] [010] (011) [100] [011] (010) (001) 90 [001] [011] [011] (001) [100] [010] Bild Orientierung einer vertikalen Mesa auf dem Wafer jeweils senkrecht zur Abflachung "Flat" und um 45 gedreht. In der oberen Reihe sieht man einen Standard-Wafer mit (100)-Oberflächenorientierung und [0,1,-1]-Flat. In der unteren Reihe sind die gleichen Mesen auf einem Spezial-Wafer mit [0, 1, 0]-Sonderflat zu sehen. Auf der rechten Seite sieht man die jeweilige Draufsicht und die Vorzugsrichtungen beim Brechen der unterschiedlichen Wafer. (100) (110) (111) [100] [110] [111] Bild Betrachtung der unterschiedlichen Kristallorientierungen im Siliziumgitter. In der ersten Zeile ist eine Elementarzelle mit den drei kristallographischen Hauptebenen (100), (110) und (111) zu sehen. Senkrecht auf der jeweiligen Hauptebene steht die entsprechende Hauptachse [100], [110] und [111]. In der zweiten Zeile ist die Gitterstruktur eines Kristallausschnitts aus unterschiedlichen Perspektiven dargestellt. Die Perspektiven entsprechen der Sicht entlang der oben erwähnten Hauptachsen (langer Strahl). 120

145 Kapitel 4 : Technologische Herstellung Die in Bild gezeigte "atomistische" Darstellungsweise der Kristallorientierungen im Siliziumgitter wird im folgenden Bild auf eine Silizium-Mesa eines vertikalen MOSFET erweitert. Die Motivation für diese Darstellungsart war es, zu sehen, wie genau der Übergang der vertikalen Mesa ins Siliziumsubstrat aussieht und wie sich die Übergänge bei den unterschiedlichen kristallographischen Ebenen ausbilden. In Bild ist diese vertikale Mesa auf einem Siliziumgitter aus fünf unterschiedlichen Perspektiven dargestellt. Die Perspektiven entsprechen den Hauptachsen der in der Mitte dargestellten Elementarzelle. Die Oberfläche des Wafers ist dabei durch eine zusätzliche Ebene dargestellt. Auf dieser Ebene befindet sich dann die vertikale Mesa, die in diesem Fall nur aus 8 (2x2x2) Elementarzellen besteht. Wie erwartet gibt es aus kristallographischer Sicht keine Unterschiede zwischen den Achsen [100], [010] und [001]. Die [110] Orientierung zeigt die wenigsten offenen Verbindungen nach außen bzw. innen und ist damit für das epitaktische Aufwachsen am wenigsten geeignet. Andererseits kann man Silizium an diesen schwächsten Ebenen (110) am günstigsten brechen (siehe Bild ). In (111) Ebenen sind zwei Alternativen möglich (siehe Tabelle 4.2.3). Sollten drei Bindungen entweder nach außen oder innen gerichtet sein, ist diese Fläche die stabilste des Kristalls und damit am schwersten ätzbar. Kristallfläche (100) (110) (111) Bindungen nach außen (bzw. 3) Bindungen in die Grenzfläche Bindungen nach innen (bzw. 1) Kristallwachstum günstigt schlecht sehr gut Tabelle Orientierung der 4 offene Bindungen pro Siliziumatom (4-wertig). Für Bipolar-Prozesse werden deshalb neben (100) auch (111) Oberflächenorientierungen verwendet, da die (111) Oberfläche besonders gut für vertikale Strukturierungen (Epitaxieschichten) geeignet ist (siehe Tabelle 4.2.3). Wegen der geringen Oberflächenzustandsdichte, d.h. weniger freie Bindungen an der Grenzfläche des Kristalls, wird daher die (100) Oberflächenorientierung bevorzugt für MOS-Schaltungen eingesetzt. 121

146 Kapitel 4 : Technologische Herstellung [100] [001] [111] [010] [110] Bild Darstellung einer vertikalen Mesa aus atomistischer Sicht. 122

147 Kapitel 4 : Technologische Herstellung Aufwachsen des oxids 1. Oxidwachstum auf unterschiedlichen Kristallorientierungen Die Unterschiede der Kristallorientierungen wurden im vorherigen Unterkapitel ausführlich diskutiert. Ein wichtiger Aspekt soll hier noch einmal etwas genauer betrachtet werden, und zwar das Oxidwachstums auf unterschiedlichen Kristallorientierungen. Thermische Oxide wachsen auf <110> Flächen um den Faktor 1,3 (bis 1,5) schneller auf als auf <100> Flächen. Wie in Bild zu sehen ist, wird deshalb bei dünnen Silizium-Stegen (<F) auf diese Weise die Kanalweite eines vertikalen MOSFET, die dem Mesaumfang entspricht, erheblich reduziert. Dies erklärt zum Teil auch den effektiv etwas niedrigeren Treiberstrom pro Kanalweite bei vertikalen MOSFETs, da dieser Effekt bei der Normierung des Stroms nicht berücksichtigt wird. Bei kleineren Mesen geht dieser "Abrundungseffekt" der Kanten stärker ein als bei großen Mesen. Würde der Haupttransistor nicht an der <100> Ebene liegen wie in diesem Beispiel sondern an der <110> Ebene, würde man einen weiteren Effekt bemerken. In diesem Fall würde es zu einem parasitären Kanten-Transistor kommen, der einen Buckel (hump) in der Steuerkennlinie verursachen würde. Dieser hump-effekt wurde von [Auth98b] an Surrounding--Transistoren gemessen. Dieser Effekt kommt auch bei planaren SOI- MOSFETs vor und wird dort durch aufwendigere Isolationsmaßnahmen unterdrückt. Seitenwand MOSFET [100] mit t OX=10nm, Parasitärer MOSFET [110] mit t =13nm: OX Kantenverundung durch Naßätzungen [011] [011] [010] Steg [010] [010] < F [011] dickes GOX z.b. 13 nm dünnes GOX z.b. 10 nm [001] Mesa > F [011] [010] lg I D [100]+[110] [100] [110] V GS Seitenwand MOSFET [110] mit t OX=13nm, Parasitärer MOSFET [100] mit t =10nm: OX [010] [011] [001] Steg < F [011] [010] [011] [011] dünnes GOX z.b. 10 nm [001] dickes GOX z.b. 13 nm Mesa > F [011] lg I D [100]+[110] hump- Effekt V GS [110] [100] Bild Oxidwachstum auf unterschiedlichen Kristallorientierungen. Auf <110> Flächen wächst das thermische Oxid um den Faktor 1,3 dicker als auf <100> Ebenen. Im ersten Fall besitzt der gewünschte Seitenwand-Transistor das dünnere oxid und der parasitäre Transistor hat keinen Einfluß auf die Steuerkennlinie. Im zweiten Fall besitzt der parasitäre MOS- FET das dünnere Oxid, da die Mesa um 45 gedreht wurde. Dadurch wird der Gesamt- Transistor der sich aus beiden Stromanteilen [100]+[110] zusammensetzt zuerst durch den parasitären [100]-Transistor und später durch den [110]-Transistor mit der größeren Kanalweite bestimmt. 123

148 Kapitel 4 : Technologische Herstellung 2. Verwendete Trocken- und Naß/Feucht-Oxide Bei einer Tetraethylorthosilikat (TEOS)-Abscheidung (z.b. bei T=700 C und P=40Pa) liegt das abgeschiedene Oxid auf der ursprünglichen Oberfläche auf, thermische Oxide wachsen dagegen zur Hälfte in das Substrat hinein. Dabei weist ein Feuchtoxid eine lockerere Struktur auf als ein Trockenoxid, weil ein Feuchtoxid mehr offene Bindungen besitzt und damit das Eindiffundieren von Verunreinigungen erleichtert. Die chemischen Reaktionsformeln der thermischen Oxidation lauten folgendermaßen: T Trockenoxidation: Si + O 2 SiO2 T Naß-/Feuchtoxidation: Si + 2H 2O SiO2 + 2H 2 Im Rahmen der Untersuchungen zur Epi-Variante wurde dennoch ebenfalls ein Feuchtoxid getestet, da ein solches als Standardprozeßmodul zur Verfügung stand. Dieses Oxid wies im Vergleich zu den ansonsten bevorzugten Trockenoxiden die geringste Prozeßtemperatur auf und lies deshalb ein geringeres Zerlaufen der Dotierstoffprofile erwarten. In Kapitel 5 werden die elektrischen Kennlinien eines vertikalen p- Kanal MOSFET in Abhängigkeit der unterschiedlichen oxide diskutiert. Die gleichen Oxide wurden optional auch als Opferoxide eingesetzt. Die Rezepte der verwendeten oxide sehen folgendermaßen aus (N 2 fungiert als Trägergas, HCl stabilisiert die Oxidation): 3,0nm (bis 3,5nm) Trockenoxid (O 2 /HCl) T=750 C (Programm: DV/BOX1G1.1) Ofen-Standby 750 C Move in (27min) 750 C, 20l/min N 2, 20l/min O 2 Oxidation (11min) 750 C, 20l/min O 2, 1l/min HCl (Oxidwachstum) Purge (15min) 750 C, 20l/min N 2 (Ofen Reinigen mit N 2 ) Move out (25min) 750 C, 20l/min N 2 4,7nm Trockenoxid (O 2 /HCl) T=800 C (Programm: BOX2_G1) Ofen-Standby 800 C Move in (27min) 800 C, 20l/min N 2, 20l/min O 2 Oxidation (8min) 800 C, O 2, 3% HCl (Oxidwachstum) Tempern (9min) 800 C, O 2 (Oxid wächst kaum noch, HCl-Rest wird verbraucht) Purge (30min) 800 C, 20l/min N 2 (Ofen Reinigen mit N 2 ) Move out (25min) 800 C, 20l/min N 2 5,0nm Feuchtoxid (H 2 N 2 ) T=700 C (Programm: DV/FCH4_5nmA1.1) Ofen-Standby (2min) von 850 C Abnahme auf 700 C (Temperaturkontrolle) Move in (27min) 700 C, N 2 Heat up (6min) 700 C, H 2 N 2, O 2 Torch (20sec) 700 C,, H 2 N 2, O 2 (H 2 zünden) Oxidation (22min) 700 C, H 2 N 2, O 2 (Oxidwachstum) Purge (10min) 700 C, 20l/min N 2 (Ofen Reinigen mit N 2 ) Move out (25min) 700 C, 20l/min N 2 124

149 Kapitel 4 : Technologische Herstellung 3. Oxidwachstum bei unterschiedlicher Dotierung Auf hochdotierten (>10 20 cm -3 ) Gebieten wächst ein thermisches Oxid schneller als auf einem undotierten oder schwach dotierten Gebiet. Dieser Effekt wirkt sich während der oxidation bei vertikalen MOSFETs günstig auf die Entkopplung von Source und Drain zur -Elektrode aus und verbessert so die Hochfrequenz-Eigenschaften des Transistors. In Bild sieht man im oberen rechten REM-Ausschnitt, daß das Oxid nach oben hin dicker wird da hier nach der HDD-Implantation und der anschließenden Temperung das Oxid weiter gewachsen ist, während an der Mesakante auf der linken Seite das Oxid bereits durch den Poly-Si-finger geschützt war. Allerdings ist dieser Effekt nicht groß genug um auf diese Art und Weise die durch das Konzept bedingten relativ schlechten Hochfrequenzeigenschaften eines vertikalen Epi-MOSFET entscheidend zu verbessern. Bei dünnen oxiden an den Seitenflächen sind dickere oxide auf den horizontalen Flächen ebenfalls vorteilhaft, da die Endpunkterkennung bei der Polysilizium--Ätzung erleichtert wird und daher nicht so schnell durch das oxid durchgeätzt wird. 4. Zerlaufen der Dotierstoffprofile während der Oxidation Im Bild ist auf der linken Seite dargestellt, wie sich die Dotierstoffprofile von Source und Drain (beide p) in Richtung Kanal (n) ausbreiten. Hierbei handelt es sich um das SIMS-Profil eines p-kanal EPI-MOSFET. Die ursprünglich mittels Epitaxie eingestellte Kanallänge von 410nm ist nach der Prozessierung auf 290nm verkürzt worden, entscheidenden Anteil daran hatte die oxidation. Dieser Effekt ist auf das EPI-Konzept begrenzt, da sich nur hier die hohe Source/Drain-Dotierung schon vor der oxidation im Substrat befindet. Um diesen konzeptionellen Nachteil zu umgehen wurden sogenannte HiPOx (high pressure oxidation) Oxide im VNANOMOS- Projekt am IHP untersucht [Klaes99], diese erlauben bei höheren Drücken niedrigere Oxidtemperaturen. Leider hat sich herausgestellt, daß auf diese Weise dünne Oxide (<12nm) mit gute Qualität nicht herzustellen sind. Auf der rechten Seite im Bild ist in einer Tiefe von 100nm der Channeling-Effekt zu erkennen der in Kapitel näher erläutert wird. Dieses SIMS-Profil gehört zum 100nm n-kanal SidewallFET dessen Kenndaten ebenfalls in Kapitel 5 diskutiert werden. -3 N, N [cm] A D L=290nm 410nm Bor -3 N A,D [cm ] Arsen p n p n p 10 Phosphor Mesa-Tiefe y [µm] Bor Stufen-Tiefe [nm] Bild SIMS-Dotierstoffprofile des p-kanal EPI-MOSFET (links) und des n-kanal SidewallFET (rechts). 125

150 Kapitel 4 : Technologische Herstellung Source Drain p n p Bild TEM-Darstellungen der Oxidgrenzfläche bei der EPI-Variante (pkanal). 126

151 Kapitel 4 : Technologische Herstellung Definition der -Elektrode durch Ätzung von Polysiliziumspacer 1. Abscheidung von amorphen/polykristallinem Silizium als -Elektrode In allen durchgeführten Experimenten wurde in-situ dotiertes amorphes Silizium verwendet, welches dann nach der Abscheidung bei folgenden Temperschritten zu Polysilizium kristallisiert. Während der LP-CVD werden dem Silan-Gas Dotiergase wie Arsin AsH 3, Phosphin PH 3 oder Diboran B 2 H 6, zugegeben, wie schon bei der Epitaxie in Kapitel beschrieben wurde. T Amorphes-/Poly-Silizium LP-CVD: SiH 4 Si + 2H 2 (T=630 C, P=60Pa) In den durchgeführten Experimenten wurden amorphe Siliziumschichten von 50nm und 100nm Dicke zur Herstellung der Spacer-s verwendet. Solch dünne Schichten sind nur mit amorphen Silizium bei niedrigen Temperaturen unter 800 C möglich, da ansonsten die Oberfläche bei polykristallinem Wachstum viel zu grobkörnig wäre. Besonders bei hohen Dotierungen würden polykristalline Körner von mehreren hundert Nanometer auftreten, welche natürlich dann in keinem Verhältnis mehr zum eigentlichen Bauelement stehen. 2. Ätzung des amorphen/polykristallinen Siliziums Das abgeschiedene amorphe/polykristalline Silizium wurde anschließend durch reaktives Ionenätzen (RIE, reactive ion etch) in einem Hochfrequenzplasma-Reaktor (TCP, transformer coupled plasma) der Firma LAM strukturiert. Während der Poly-Si-Ätzung wird die Konzentration der Ätzgase optisch überwacht. Ist die zu ätzende Schicht in den nicht maskierten Bereichen vollständig geätzt verändert sich die Konzentration der Gase im Plasma, dies ist die sogenannte Endpunkterkennung (EP). Um Prozeßschwankungen über den Wafer auszugleichen wird normalerweise 10% länger geätzt (OE, over etch) um sicher zu sein die zu ätzende Schicht auch wirklich entfernt zu haben. In den Experimenten wurde tatsächlich bis zu 100% überätzt um die Höhe der Polysilizium-Spacergates zu reduzieren um die Kanallänge zu verkürzen und Kurzschlüsse mit dem oberen Mesa/Steg-Kontakt zu vermeiden. Bei zu starken Überätzungen kann es allerdings passieren, daß auch das dünne oxid und anschließend das Substrat weiter geätzt wird. Die Ätzraten der verwendeten Prozesse sind auf die Produktion zugeschnitten und deshalb für einen hohen Durchsatz optimiert. Für Poly-Si liegt die Ätzrate bei ca. 200nm pro Minute während Oxide mit ca. 5 nm pro Minute geätzt werden. 127

152 Kapitel 4 : Technologische Herstellung Source/Drain Implantation und Temperung HDD-Implantation Für die HDD (highly doped drain) Implantation wurde in den meisten Experimenten eine Implantationsdosis von 5*10 15 cm -2 verwendet. Für eine Wannentiefe von 50nm entspricht dies einer Dotierstoffkonzentration von 1*10 21 cm -3. Diese höchstmögliche Dotierung, die der Löslichkeitsgrenze von Arsen im Silizium entspricht, wird generell für Source/Drain-Gebiete angestrebt um diese so niederohmig wie möglich zu machen. Aus der gewünschten Wannentiefe und der über dem Substrat befindlichen Streuschichten ergibt sich dann die einzustellende Implantationsenergie. Für ein 12nm dickes TEOS-Streuoxid wurde zum Beispiel bei der vertikalen Stufenvariante (Sidewall- FET) eine Implantationsenergie von 50 kev ausgewählt. Neben der Dicke der Streuschicht ist auch das Material zu beachten, da z. B. Siliziumnitridschichten dichter sind als TEOS-Schichten. LDD-Implantation Die LDD-Gebiete (lightly doped drain) werden auch als "extensions" (Ausdehnung/Verlängerung) bezeichnet. Eine LDD-Implantation wurde bei keinem Experiment durchgeführt. Channeling Effekt bei Implantationswinkel 0 Ein weiterer Parameter ist der Implantationswinkel (tilt angle) unter dem der Dotierstoff auf das Substrat geschossen wird. Das oben angegebene Beispiel: 5*10 15 cm -2 bei 50 kev wurde mit einem Hochstrom (HS)-Implanter durchgeführt. Um die Prozeßzeiten für die Implantation eines Wafers unter einer Minute zu halten benötigt ein Implanter für Dosen bis cm -2 einen Ionenstrom von einigen Milliampere. Bei diesem Implanter ist eine Verkippung des Wafers nicht möglich, d.h. es wurde mit einem Winkel von 0 implantiert. Normalerweise werden niedrigere Dosen wie für die LDD- Gebiete mit einem Mittelstrom-Implanter bei einer Verkippung von 7 implantiert, da dadurch der sogenannte "channeling" Effekt verhindert wird. Bei diesem Effekt streuen Dotierstoffionen entlang einer kristallographischen Vorzugsrichtung des Kristallgitters tiefer in Substrat, was zu einer unerwünschten Form der Dotierstoffprofile führt (siehe Bild 4.2.6, rechts). Durch die Verkippung kann es zu Abschattungseffekten kommen, die durch eine vierfache 90 -Rotation (twist angle) mit jeweils einem Viertel der ursprünglichen Dosis, vermindert werden. Temperung Nach jeder Implantation, die gleichzeitig eine lokale Schädigung des vorhandenen Substratgitters bedeutet, müssen diese Implantationsschäden wieder ausgeheilt werden. Dadurch werden die Dotieratome in das Gitter eingebaut und elektrisch aktiviert. Wird dies nicht gemacht, führt dies zu einer erhöhten Diffusion des Dotierstoffs über Zwischengitterplätze (interstitials) und zu einem sogenannten Channeling-Schwanz was in der Regel die Leistungsfähigkeit des Bauelements erheblich verringert. In den Experimenten wurde eine zweistufige RTP (rapid thermal processing) Temperung bei 650 C für zehn Sekunden und bei 1050 C ebenfalls für zehn Sekunden durchgeführt. 128

153 Kapitel 4 : Technologische Herstellung Kontaktierung Ohmscher Kontakt Aufgrund des "Spiking" Effektes beim Sintern von Aluminium auf hochdotiertem Silizium, der Kurzschlüsse durch die flachen Source/Drain-Gebiete ins Substrat verursacht, benötigt man alternative Kontaktschichten, die einerseits einen geringen spezifischen Kontaktwiderstand haben und andererseits so wenig wie möglich mit Silizium, Wolfram, Aluminium oder Kupfer reagieren aber trotzdem gut auf Silizium haften. Diese Bedingungen werden von der Materialgruppe der Silizide (Metall-Silizium- Legierungen) erfüllt, die an der Grenzfläche zum Silizium nur eine kleine Potentialbarriere Φ Bn aufweisen. Ein geringer spezifischer Kontaktwiderstand ist notwendig, da ohnehin schon die Skalierung der Bauelemente, und damit einher gehend eine kleinere Kontaktlochfläche A c, den absoluten Wert des Kontaktlochwiderstandes R c = ρ c /A c ansteigen läßt. In den durchgeführten Experimenten wurden auf dem hochdotierten n + -Substrat zuerst eine Ti/TiN Doppelschicht aufgebracht, danach die Kontaktlöcher mit einer Wolfram-CMP aufgefüllt und anschließend die Aluminiumleitung strukturiert. Dabei dient die TiN-Schicht als Diffusionsbarriere, um Elektromigration zu unterdrücken. Eine vorher aufgebrachte Titanschicht soll die Haftung auf dem Substrat verbessern, das normalerweise vorher silizidiert wurde. Auf eine vorherige Silizidierung der Source/Drain-Gebiete wurde hier aber in den meisten Experimenten verzichtet da die verwendeten S/D-Gebiete tief genug waren, eine Vergleichs-Splittung beim Sidewall- FET mit Silizid brachte allerdings aufgrund von neuen Problemen bei der Silizid- Ätzung auch keine Verbesserung des Transistors. Material (Einsatzzweck) Schmelzpunkt TS [ C] Bildungstemperatur TB [ C] Spez. Kontakt- Widerstand auf n + Si, cm -3 ρ c [µωcm 2 ] Barriere qφbn [ev] Spez. Se- rien- Widerstand ρs [µωcm] Al (Leitung) Al/0,5%Cu (Leitung) Cu (Leitung) W (Verbindung) Ti (Verbindung) Poly-Si () TiSi2 (Kontakt) 1330 (E) MoSi2 (Kontakt) 1410 (E) WSi2 (Kontakt) 1440 (E) CoSi2 (Kontakt) 1195 (E) PtSi (Kontakt) 830 (E) TiN (Diffusionsbarriere) Tabelle Spezifische Widerstände und Temperaturen der Materialien die in den Experimenten für Zuleitungen und Kontakte eingesetzt wurden, sowie dazu alternative Materialien. (E) = Eutektischer Punkt, Angaben nach [Beadle85, Klaes99, Eisele99]. 129

154 Kapitel 5 : Elektrische Charakterisierung Kapitel 5 ELEKTRISCHE CHARAKTERISIERUNG 5.1 Der Meßaufbau DC Ein DUT Aus lg I D Eingang V GS I D Ausgang V DS I ON I OFF S V th Z impedance Semiconductor Parameter Analyzer g m DUT g d g m Eingang V GS g d Ausgang V DS g m g d g max Y admittance DC R G R K DUT R G R K I Schicht R G V I Kontakt R K V R G R K R DS R resistance DUT C G Kapazität log I G Leckstrom C OX t OX C LCR V G V G I G capacitance Verstärkung DUT h 21 log f gain log f h 21 GU f T f max H hybrid Network Analyzer Wellen DUT S 12 S 11 S 22 imag S 21 Smith Chart Polar Plot real S 11 S 12 S 21 S 22 S scattering DC, CV und HF Messungen am Bauelement Ergebnisse in charakteristischen Kennlinien Parameter / Matrix Bild Messungen zur Bestimmung der Eigenschaften des Bauelementes (DUT - device under test). Zu sehen ist eine Übersicht der typischen Meßergebnisse in Form von Kennlinien und daraus abgeleiteten Parametern. Zur ersten Abschätzung der Leistungsfähigkeit einer Transistorvariante geben die Steuer- und Ausgangs-Kennlinien die meisten Informationen. 130

155 Kapitel 5 : Elektrische Charakterisierung Zur Messung der Steuer- und Ausgangskennlinien der integrierten Transistoren sowie zur Messung der Kontakt- und Schichtwiderstände der integrierten Teststrukturen, wird ein halbautomatischer Meßplatz mit Nadelkarte verwendet. Die Strom- Spannungs-Messungen erfolgen entsprechend den Bilder und mit einem Parameter-Analyzer (HP4145 B), welcher über eine IEEE-Schnittstelle (GPIB) von einem UNIX-Rechner (HP 735/125) gesteuert wird. Die Transistoren auf den Wafern werden am Spitzenmeßplatz unter dem Mikroskop auf einem Prober-Waferstepper (rk 681) liegend kontaktiert und mit den frei programmierbaren Strom/Spannungs-Ein- bzw. Ausgängen (SMU 1-4) des Parameter- Analyzers verbunden. Als Meßprogramm dient das Softwarepaket UTMOST der Firma Silvaco [Silv96a], welches über den GPIB (parallel) und RS-232- (seriell) Bus Interface mit den Instrumenten kommuniziert, und eine vollautomatische Meßdatenerfassung aller Die s auf dem Wafer ermöglicht. Das Meßprogramm UTMOST III (Universal Transistor Modeling Software) ist im allgemeinen ein Datenaufbereitungs-, Extraktions- und Modeling - Programm für die Charakterisierung von Bauelementen. Es wurde entwickelt, um Meßinstrumente zu steuern und um Bauelemente in einem Labor- oder in einer Produktionsumgebung zu charakterisieren und daraus SPICE-Modelle für Halbleiterbauelemente zu verifizieren [Silv96a]. In dem verwendeten Versuchsaufbau ist Utmost III ein Teil der Arbeitsplattform Vyper, welche Utmost mit SPICE Simulatoren, und Hilfsprogrammen wie dem statistischen Analyseprogramm SPAYN verbindet [Silvaco94]. Utmost III kann allerdings, wie für diese Messungen auch separat benutzt werden. Da UTMOST für unterschiedliche Technologien eingesetzt werden kann, muß man zuerst die gewünschte Technologie auswählen. In diesem Fall wäre es die MOS- Technologie. Um eine Messung durchzuführen, müssen zuvor Randbedingungen der Meßumgebung definiert werden. Diese Konfiguration der vorhandenen Meßinstrumente und zu verwendenden Meßroutinen steht im Setup - File, das als erstes geladen werden muß. Alle File - Operationen werden dabei über einen integrierten Filemanager durchgeführt. Ist der Meßaufbau konfiguriert können im common control screen Einstellungen bzgl. SPICE - Modelle (z. B. BSIM3v3), Proberkontrolle, Temperatur - Modelle und Arten des Meßvorgangs vorgenommen werden. Zur späteren Analyse sollten die Meßdaten in ein Log - File gespeichert werden, das automatisch alle Meßdaten sammelt sobald es geöffnet wurde, allerdings sollte man das Schließen dieses Files nicht vergessen, da sonst alle Meßdaten verloren gehen. Das Meßprogramm ermöglicht eine komfortable Einstellung aller Meßpunkte und Meßroutinen. So kann z.b. über einen Wafer Mapping Screen jedes einzelne Die des Chip und in der Die Map jedes einzelne Device ausgewählt werden. Diese und andere Daten werden anschließend mit den gemessenen Kennlinien ausgedruckt, können aber auch für andere Datenverarbeitungsprogrammen extrahiert werden. Möchte man die Meßroutinen verändern, weil z. B. andere Bauelemente gemessen werden sollen oder man nur den Meßbereich ändern möchte, kann man dies im Setup and Result Screen machen wo sämtliche installierte Meßroutinen aufgelistet sind. 131

156 Kapitel 5 : Elektrische Charakterisierung GPIB-232 CT-A RS 232 IEEE Bus 488 Controller Workstation HP 735/125 Kabelstrang R Ohm HP 16077A Extension Cable Fixture Switching Matrix HP 4085 A Switching Matrix Controller Port 1 Port 2 Port 3 Port 4 SMU 1 SMU 2 SMU 3 SMU 4 Semiconductor Parameter Analyzer HP 4145 B Waferausschnitt (Module- Pads) Mikroskop Nadelkarte Wafer Waferstepper rk 681 eps Waftherm SP 53 A (-10 C / +140 C) Bild Meßaufbau zur elektrischen Charakterisierung der Transistoren. Es wurden auch Messungen zur Bestimmung der -Kanal-Kapazität C' ox an einem anderen Einzelspitzen-Meßplatz als den in Bild beschriebenen durchgeführt. Für diese Messung wurden die größten vorhandenen MOSFETs ausgewählt und die spannung von -2V bis +2V variiert wobei ein Wechselspannungssignal (f=100khz) mit geringer Amplitude (50mV bis 100mV) überlagert wurde. Source und Drain wurden kurzgeschlossen und mit dem LO-Terminal eines LCR-Meters verbunden. Das Substrat bzw. das kleine body-gebiet konnte aufgrund eines fehlenden Anschlusses nicht auf Masse gelegt werden und floatete. Die Messungen ergaben keine sinnvollen C(U)-Kennlinien da zum einen das body-potential nicht definiert war und zum anderen die -Kanal-Kapazitäten viel zu klein sind, um genügend hohe Signale zu erhalten. Multi-Transistoren, d.h. eine Parallelschaltung von mehreren Hundert MOSFETs, konnten für eine C(U)-Messung leider auch nicht heran gezogen werden, da diese einen Fehler im Layout hatten und teilweise kurzgeschlossen waren. Deshalb werden sekundäre Parameter wie die oxidkapazität und Inversionsladungsträgerdichte sowie Ladungsträgerbeweglichkeiten beispielhaft bei einigen Transistoren anhand der Langkanalformeln analytisch abgeschätzt, wobei Steilheiten und Ausgangsleitwerte aus den Steuer- und Ausgangskennlinienfeldern abgeleitet werden. 132

157 Kapitel 5 : Elektrische Charakterisierung 5.2 Die Meßergebnisse Zur Epi-Mesa-Variante Zu Beginn der Auswertung der Messungen zu den einzelnen Varianten wird noch einmal darauf hingewiesen, daß bei der Epi-Variante ein p-kanal MOSFET hergestellt wurde, während bei den anderen Konzepten n-kanal MOSFETs realisiert wurden. 1. Beschreibung eines vertikalen MOSFET mit L=130nm und t ox =3nm Im folgenden werden vier Transistoren der Epi-Variante miteinander verglichen. Zuerst ein MOSFET mit 130nm Kanallänge und 3nm oxid. Danach ein Transistor mit etwas kürzerer Kanallänge (90nm) aber mit gleicher oxiddicke. Zum Schluß zwei weitere Transistoren, ebenfalls mit 130nm Kanallänge aber dickeren Oxiden (4,7nm und 5nm). Um die elektrischen Kennlinien der unterschiedlichen Transistoren schnell und gut mit einander vergleichen zu können, werden diese immer nach dem gleichen Schema dargestellt. Dieses wird nun anhand von Bild für den ersten Transistor exemplarisch gezeigt. Von den Kennlinienfeldern wird zuerst immer im Bild oben links die Steuerkennlinie in halblogarithmischer Form dargestellt, daneben befindet sich das Ausgangskennlininefeld und darunter entsprechend die Steilheit g m und der Ausgangsleitwert g DS. Bei den Steuerkennlinien befindet sich ein zusätzliches Feld in dem die wichtigsten technologischen Parameter wie z.b. Kanallänge, oxiddicke und Kanaldotierung zusammengefaßt sind. Um den Vergleich der wichtigsten elektrischen Kennzahlen mit denen anderer Transistoren zu erleichtern, sind diese nochmals in einer Tabelle (hier 5.2.1) unterhalb der Kennlinienfelder extrahiert worden, wobei im allgemeinen der Arbeitspunkt bzw. das Auswertekriterium mit angegeben wird. Der erste Transistor hat nun im Detail folgende elektrischen Kennzahlen: Steuerkennlinie: In der Kennlinie ist klar zu sehen, daß der Transistor bei einer Drainspannung von -1V bis unter 1pA im Drainstrom fällt und damit vollständig abzuschalten ist, dies passiert aber erst bei zu hohen spannungen von über 1V. Dies ist auf die nicht angepaßte Einsatzspannung von ca. einem halben Volt zurückzuführen, wodurch der p-kanal MOSFET bereits bei V GS = 0V "normally on" ist. Ausgangskennlinie: Dies führt u.a. zu einem hohen Sättigungsstrom von ca. 360 µa/µm bei V GS =V DS =-1,5V. In den Kennlinien sind ab Drainspannungen von ca. 1,1V kleine Knicke im Verlauf zu erkennen, die auf dem oben beschriebenen kink-effekt bei SOI-Transistoren zurückzuführen sind, da auch hier ein isoliertes Kanalgebiet vorliegt. Steilheit: Zur Steilheit wird im Vergleich der unterschiedlichen Kanallängen und oxiddicken weiter unten im Bild etwas genauer eingegangen. Ausgangsleitwert: Der gerade erwähnte kink-effekt zeigt sich auch in der Ableitung der Ausgangskennlinien als lokale Maxima im Ausgangsleitwert. Da dieser Transistor zusätzlich einen ausgeprägten CLM-Effekt besitzt, d.h. daß der Strom nicht in einen Sättigungswert endet sondern linear ansteigt, ist der Ausgangsleitwert nicht wie bei einem idealen Transistor im Sättigungsbereich gleich Null. 133

158 Kapitel 5 : Elektrische Charakterisierung I D (A/ µ m) V (V) GS V =-2.0V DS V =-0.05V DS L=130nm W=5.6µ m t OX=3nm N D=1E18cm V=0.6V th I D ( µ A/ µ m) V =-1.5V GS V =-1.0V GS V =-0.5V GS V =0.0V GS V DS (V) 300 g m ( µ S/ µ m) 500 g DS ( µ S/ µ m) 250 V =-2.0V DS 400 V =-1.5V GS V =-1.0V DS V V 50 V DS=-0.05V V GS (V) V V DS (V) Bild Kennlinien eines p-kanal MOSFET (Epi-Variante) mit 130nm Kanallänge. I ON [ µa/µm GS = -1.5 DS = -1.5 V I OFF [ A/µm GS = DS = -1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = -1.5 DS = -1.5 V g DS [ µs/µm GS = -1.5 DS = -1.5 V E-5 (normally on) Technologische Kennzahlen: L=130nm, tox=3nm, ND=1E18cm -3 Tabelle Kennzahlen eines p-kanal MOSFET (Epi-Variante) mit 130nm Kanallänge. 134

159 Kapitel 5 : Elektrische Charakterisierung 2. MOSFET mit L=90nm und t ox =3nm Mit dem gleichen Los konnten neben den Transistoren mit einer Kanallänge von 130nm auch welche mit 90nm und ansonsten identischen technologischen Parametern erfolgreich hergestellt werden (siehe Bild 5.2.2). Wie zu erwarten war nehmen mit der kürzeren Kanallänge die parasitären Kurzkanaleffekte aufgrund mangelnder Kompensationsmaßnahmen stark zu, wie auch aus den Werten in Tabelle zu entnehmen ist. Auffällig bei diesem Transistor ist die sehr niedrige Durchgriffspannung von Drain nach Source (PT, punch through), diese liegt hier im Bereich von V DS =-1,5V bis -2V. Der PT-Effekt zeigt sich in einem parasitären Leckstrom, der nicht durch das gesteuert wird, was im Ausgangskennlinienfeld und besonders gut in den Kennlinien zum Ausgangsleitwert zu sehen ist. Dort sieht man nun anstelle einer g DS -Abnahme zu höheren Drainspannungen einen plötzlichen parabelförmigen Anstieg in der gesamten Kennlinienschar. Dieser extreme PT-Effekt kann auf die geometrische Ausformung der Source/Drain-Gebiete zurückgeführt werden. Diese stehen sich auf einer sehr großen Fläche quasi wie die Elektroden eines Plattenkondensators gegenüber und bieten somit sehr gute Voraussetzungen für einen parasitären Leckstrompfad im tiefen Substrat. Neben einem verstärkten PT- und DIBL-Effekt kommt es auch schon zu Zener- Tunnel-Strömen die sich ebenfalls durch ein spannungsunabhängiges Verhalten auszeichnen. Auf derartige Leckströme wird aber im Zusammenhang mit der nächsten Transistor-Variante genauer eingegangen. Zusätzlich zu dem vorrangigen Ziel, überhaupt funktionierende vertikalen MOSFETs mit sub-lithographischen Kanallängen zu realisieren, wurden je nach Experiment unterschiedliche technologische Parameter etwas ausführlicher betrachtet. Bei der Epi- Variante war dies neben der Kanallänge die oxiddicke und bei der Implantations- Variante, die im nächsten Unterkapitel beschreiben wird, lag der Schwerpunkt der Untersuchung auf unterschiedliche Kanaldotierungen. Die technologische Herstellung der unterschiedlichen oxide wurde bereits im Kapitel 4 ausführlich diskutiert. Im folgenden werden nun die Transistoren mit den dickeren oxiden im Vergleich zum ersten Bauelement mit einer Kanallänge von 130nm vorgestellt (siehe Bild 5.2.3). 3. MOSFET mit L=130nm und t ox =4,7nm Dieser Transistor zeigt trotz des dickeren oxids keine stärkeren Kurzkanaleffekte, wie anhand der Kennzahlen in Tabelle zu sehen ist. Zusätzlich ist die Einsatzspannung viel näher am gewünschten Wert von ca. -0,4V bzw. V DD /3. Diese kleinen negativen Werte für einen p-kanal MOSFET sind nur durch ein p+-dotiertes Polysilizium-material zu erreichen, da die niedrigste Einsatzspannung mit einem n+ dotiertem bei ca. -0,9V liegt und diese dann mit zunehmender n-dotierung zu größeren negativen Werten ansteigt (siehe auch Anhang). 4. MOSFET mit L=130nm und t ox =5nm Mit zunehmender oxiddicke treten der kink-effekt im Ausgangskennlinienfeld und eine drainspannungsabhängige Zunahme der Unterschwellsteigung verstärkt auf. In Bild ist besonders gut zu erkennen, wie bei einer Drainspannung von -1,1V die Source-Body-Diode in Flußrichtung gepolt wird und ein zusätzlicher Strom zu fließen beginnt. 135

160 Kapitel 5 : Elektrische Charakterisierung I D (A/ µ m) V (V) GS V =-2.0V DS V =-0.05V DS L =90nm W=5.6µ m t OX=3nm N D=1E18cm V=0.6V th I D ( µ A/ µ m) V =-1.5V GS V =-1.0V GS V =-0.5V GS V =0.0V GS V =0.5V GS V DS (V) g m ( µ S/ µ m) V =-2.0V DS g DS ( µ S/ µ m) V =-1.5V GS V =-1.0V DS V -0.5V 50 V DS=-0.05V V GS (V) V V DS (V) Bild Kennlinien eines p-kanal MOSFET (Epi-Variante) mit 90nm Kanallänge. I ON [ µa/µm GS = -1.5 DS = -1.5 V I OFF [ A/µm GS = DS = -1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = -1.5 DS = -1.5 V g DS [ µs/µm GS = -1.5 DS = -1.5 V E-5 (normally on) 0.6 (125) Technologische Kennzahlen: L=90nm, tox=3nm, ND=1E18cm -3 Tabelle Kennzahlen eines p-kanal MOSFET (Epi-Variante) mit 90nm Kanallänge. 136

161 Kapitel 5 : Elektrische Charakterisierung I D (A/ µ m) I D (A/ µ m) - V (V) GS V DS =-2.0V V DS =-1.0V V =-0.05V DS L=130nm W=5.6µ m t OX=4.7nm N A=1E18cm V =-0.14V th - V (V) GS -3 V DS =-2.0V V DS =-1.0V V =-0.05V DS L=130nm W=5.6µ m t OX=5nm N A=1E18cm V =-0.25V th I D ( µ A/ µ m) V =-1.5V GS V =-1.0V GS V =-0.5V GS V =0.0V GS V DS (V) - I D ( µ A/ µ m) V =-1.5V GS V =-1.0V GS V =-0.5V GS V DS (V) L= 130nm ND= 1E18cm -3 Bild Kennlinien zur Epi-Variante. Vergleich der Oxiddicken (hier 4.7nm und 5nm, 3nm siehe in Bild 5.2.1). I ON [ µa/µm GS = -1.5 DS = -1.5 V I OFF [ A/µm GS = DS = -1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = -1.5 DS = -1.5 V g DS [ µs/µm GS = -1.5 DS = -1.5 V tox=4.7nm E tox=5.0nm E Tabelle Kennzahlen zur Epi-Variante. Vergleich der Oxiddicken. 137

162 Kapitel 5 : Elektrische Charakterisierung Im Vergleich zum Transistor mit einer Kanallänge von 130nm und einer Oxiddicke von 3nm in Bild haben die Transistoren mit dickeren Oxiden (4,7nm und 5nm, in Bild 5.2.3) eine höhere Einsatzspannung und geringere absolute Treiberströme. Durch den schlechteren durchgriff wird der in Kapitel 2 beschriebene floating body- bzw. kink-effekt sowie der DIBL-Effekt größer. Deutlich sind die Knicke in den Ausgangskennlinien in Bild zu erkennen. Ebenso deutlich ist die Verschiebung der Steuerkennlinie und die größere Steigung bei höheren Drainspannungen zu sehen. Damit ist gezeigt, daß sich die Epi-Variante elektrisch wie ein teilweise verarmter SOI- Transistor verhält. 5. Steilheit Wie oben erwähnt wird die Steilheit noch einmal in Abhängigkeit von der oxiddicke (Bild 5.2.4, links) und in Abhängigkeit von der Kanallänge (Bild 5.2.4, rechts) etwas ausführlicher dargestellt. Im linken Teilbild ist die Kanallänge von 130nm konstant, während im rechten Teilbild die oxiddicke von 3nm nicht verändert wird. Im allgemeinen sind die bei diesen Transistoren erreichten absoluten Werte für die Steilheit mit konventionellen planaren p-kanal MOSFETs vergleichbar. Der in Bild diskutierte Transistor ist sogar noch ein wenig besser als der hier im Vergleich in Bild dargestellte. In dieser Darstellung soll verdeutlicht werden, daß für eine Optimierung der Hochfrequenzeigenschaften dieser Transistoren nur ein schmaler Bereich vorhanden ist, der sowohl von den verwendeten Spannungen als auch von der oxiddicke und der Kanallänge abhängig ist. Dabei zeigt sich der erwartete Trend, daß die Steilheit mit dünneren oxiden und kürzeren Kanallängen zunimmt und daß sich das lokale Maximum zu kleineren spannungen bewegt. g m ( µ S/ µ m) L = 130nm t = 3.0nm OX t = 4.7nm OX t = 5.0nm OX V =-1.5V DS g m ( µ S/ µ m) L = 90nm L = 130nm L = 190nm t = 3.0nm OX V =-1.5V DS V GS (V) V GS (V) Bild Kennlinien zur Epi-Variante. Vergleich der Steilheiten bei Variation der oxiddicke und der Kanallänge. 138

163 Kapitel 5 : Elektrische Charakterisierung 6. Steuerkapazität und Inversionsladungsträgerdichte W= 5.6µm ND= 1E18cm -3 L=90nm tox=3nm L=130nm tox=3nm L=130nm tox=4.7nm L=130nm tox=5nm C' OX [As/cm 2 V] V th [ V I D= 1E-6 DS = -0.1 V V GS - V th [ V GS = -1.5 DS = -0.1 V N inv [ As/cm 2 GS = -1.5 DS = -0.1 V n inv [ cm -2 GS = -1.5 DS = -0.1 V 1.15 E E E E E E E E E E E E12 Tabelle Steuerkapazität und Inversionsladungsträgerdichte zur Epi-Variante. Abschätzung nach den folgenden Langkanalformeln: ε OX C 0 ε N ' OX =, N inv = C' OX ( VGS Vth ), n t = inv inv e OX 7. Effektive Beweglichkeit und Feldeffektbeweglichkeit W= 5.6µm ND= 1E18cm -3 L=90nm tox=3nm L=130nm tox=3nm L=130nm tox=4.7nm L=130nm tox=5nm g DS [ S/µm GS = -1.5 DS = -0.1 V µ eff [ cm 2 /Vs GS = -1.5 DS = -0.1 V g m [ S/µm GS = -1.5 DS = -0.1 V µ FE [ cm 2 /Vs GS = -1.5 DS = -0.1 V g m,max [ S/µm GS = DS = -0.1 V 2.84 E E GS = -0.2V 2.23 E E GS = -0.3V 1.46 E E GS = -0.7V 0.76 E E GS = -0.9V µ FE,max [ cm 2 /Vs GS = DS = -0.1 V GS = -0.2V GS = -0.3V GS = -0.7V GS = -0.9V Tabelle Ladungsträgerbeweglichkeiten zur Epi-Variante. Abschätzung nach den folgenden Langkanalformeln: L g DS L g m µ eff =, µ FE = W C' V V W C' V OX ( ) GS th OX DS 139

164 Kapitel 5 : Elektrische Charakterisierung Zur groben Abschätzung der Steuerkapazität, Inversionsladungsträgerdichte und Ladungsträgerbeweglichkeiten werden die bekannten Langkanalformeln verwendet (siehe Tabellen und 5.2.5). Bei einer weiteren Verwendung dieser Kennzahlen z.b. in der Modellbildung sollte man bedenken, daß erhebliche Abweichungen zu tatsächlichen Werten möglich sind, da die analytischen Ausdrücke aufgrund der kurzen Kanallänge und der andersartigen Geometrie nicht ohne Korrekturterme übernommen werden können. In der Tabelle sind beispielhaft einige Kurzkanaleffekte der oben diskutierten MOSFETs als Kennzahlen (Figure of Merit) ausgedrückt, so wie diese in Kapitel 2 kurz vorgestellt wurden. Aufgrund eines fehlenden Langkanaltransistors können jedoch keine Kennzahlen für den "short channel effect" (SCE) angegeben werden. Auch die anderen Kennzahlen müssen richtig gedeutet werden, da die Kennlinienverläufe häufig nicht nur durch einen einzigen Effekt beeinflußt werden. Bei dem Transistor mit 90nm Kanallänge kann der "drain induced barrier lowering effect" (DIBL) nur abgeschätzt werden, da gleichzeitig gatespannungsunabhängige Tunnelströme die Kennlinien ü- berlagern. Desweiteren wird der "channel length modulation effect" (CLM) bei den Transistoren der Epi-Variante mit isolierten body-gebieten durch den diskutierten kink-effekt dominiert, der ebenfalls die Early-Spannung verringert. Die "punch through" (PT)-Spannung tritt nur bei dem 90nm MOSFET relativ früh bei V DS =-1,7V auf, bei allen anderen Transistoren liegt diese über -3,5V und damit ausreichend weit entfernt vom Arbeitsbereich. Abschließend kann man sagen, daß die in diesem Experiment gewählte Kanaldotierung von N D =1*10 18 cm -3 für Kanallängen von 130nm ausreichend hoch ist um den DIBL- Effekt zu unterdrücken und daß oxiddicken um 5nm zu starken kink-effekten führen. Für Kanallängen unter 100nm verursacht die geometrische Anordnung der Source/Drain-Gebiete starke parasitären Leckströme. 8. Figure of Merit (FOM) 140 W= 5.6µm ND= 1E18cm -3 V DS,Sat =V GS -V th [ V GS = -1.5 DS = -2 V DIBL [ mv DS2 = -2 DS1 = -0.1 V CLM [ µa/v DS2 = -2 DS1 = V DS,Sat U EARLY [ V ] PT [ V ] L=90nm tox=3nm (-1) (550) L=130nm tox=3nm > -3.5 L=130nm tox=4.7nm > -3.5 L=130nm tox=5nm > -3.5 Tabelle Kennzahlen der Kurzkanaleffekte zur Epi-Variante. Für den SCE werden keine Kennzahlen genannt, da Langkanaltransistoren zum Vergleich nicht zur Verfügung stehen.

165 Kapitel 5 : Elektrische Charakterisierung 9. Modellierung der Epi-Variante Zur Modellierung dieser Transistoren mit vorhandenen SPICE-Modellen (simulation programme with integrated circuit emphasis) müssen einerseits ausreichend viele technologische und elektrische Kennzahlen ermittelt werden. Andererseits müssen Verbesserungen der Modelle bzgl. der stärkeren Einflüsse von Bulk und -Widerständen berücksichtigt werden, da insbesondere für Hochfrequenz-Anwendungen das BSIM3v3-SPICE-Modell (Berkeley short channel isolated gate field effect transistor modell) noch nicht entsprechend erweitert wurde. Eine Lösung zur Beschreibung des potentialmäßig nicht fest definierten, virtuellen Knoten des "floating bulk" durch ein Substratnetzwerk SN ist z. B. durch mehrere Teilwiderstände möglich (siehe Bild 5.2.5, Ersatzschaltbild). Um eine SPICE- Modellierung dieses Transistors durchzuführen, wurde die Substratimpedanz zu einer RC-Parallelschaltung zusammengefaßt sowie die beiden Knoten Source und Bulk zu Beginn kurzgeschlossen (nicht im Bild dargestellt). Diese Annahme (V BS =0V) gilt aber mit kleineren Body-Gebieten immer weniger, da dann die oben erwähnten kink-effekte schneller auftreten und den Body aufladen. Die im Modell vordefinierten Dioden D DB und D SB wurden durch eine zusätzliche externe Beschaltung (subcircuit) ersetzt. Erste Ergebnisse, dieser Modellerweiterung von Adam Korbel, wurden bereits veröffentlicht [Korbel99] und zeigen gute Übereinstimmungen von Simulationen mit den Messungen. Der Modellbeschreibung liegt folgendes Ersatzschaltbild zugrunde. Ersatzschaltbild C GD,of Drain G G' D' D L G R G R D L D C GD,ov Z D G Z G G' C GD D' Z D D D DB D DB Z G C Ox C GS,ov gm vgs Z DS Bulk D SB S C GS Z S S' D SB B' SN S'' D'' B C GS,of Z S Source S L S R S S' G' g v m GS D' S' B' Z DS D'' B' S'' SN B Bild Ersatzschaltbild zur Epi-Variante. 141

166 Kapitel 5 : Elektrische Charakterisierung In Bild ist ein Ersatzschaltbild (ESB) der Epi-Variante zu sehen. Dabei ist in der rechten Darstellung das ESB über einen Bauelement-Querschnitt gelegt um den starken Einfluß der Kapazitäten zu verdeutlichen. Im linken Teilbild ist die konventionelle Vierpol-Darstellung mit detaillierteren Komponenten zu sehen. In den Impedanzen Z G, Z S und Z D können z. B. zusätzliche Induktivitäten der Zuleitungen berücksichtigt werden. Die Widerstände können außerdem in Kontakt- und Bahnwiderstände aufgeteilt werden. Das ESB ist stark vereinfacht und für den Schalterbetrieb geeignet. Eine detailliertere Betrachtungsweise könnte z. B. die unterschiedlichen parasitären Kapazitäten unterscheiden die durch den unsymmetrischen Aufbau des Transistors entstehen. Diese Kapazitäten sind technologisch schwer zu bestimmen da keine entsprechenden Teststrukturen vorhanden sind. Diesen Nachteil des Epi-Konzeptes, die großen parasitären Kapazitäten, umgehen die bereits erwähnten Konzepte VOXFET und VRG. Dabei wird das Ziel, den Anteil der Steuerkapazität C OX gegenüber den parasitären Kapazitäten zu erhöhen technologisch auf unterschiedliche Weise erreicht (siehe dazu Kapitel 2 bzw. 4). In erster Näherung verursacht eine große Steuerkapazität C OX eine große Steilheit g m und damit eine große Grenzfrequenz f T. Parasitäre Kapazitäten verkleinern die Steuerkapazität und damit auch die Grenzfrequenz. Diese parasitäre Kapazitäten entstehen durch Überlappungen der elektrode über das Kanalgebiet hinaus, auf angrenzende Bereiche. Die Konzepte VOXFET und VRG reduzieren nun diese Überlappungen durch Justage bzw. Selbstjustage des s zum Kanalgebiet. Die höchste Grenzfrequenz von f T =8,1GHz wurde bei einem 20µm weiten p-kanal VOXFET mit einer Kanallänge von 100nm und einer oxiddicke von 9nm gemessen. Aufgrund des dicken oxids und einem n-dotierten Polysilizium- wurde ein Arbeitspunkt von V DS =-3V und V GS =-3,5V gewählt. Die maximale Schwingfrequenz desselben Transistors liegt bei 19,1 GHz. Im Gegensatz dazu erreichte der beste Transistor der Epi-Variante eine Grenzfrequenz von f T =4GHz (siehe Bild 5.2.6). 10. HF-Charakterisierung Um die Hochfrequenzeigenschaften der vertikalen MOSFETs zu untersuchen, wurden an der Ruhr-Universität von Adam Korbel Messungen zur Grenzfrequenz und Kurzschlußstromverstärkung durchgeführt. Für diese Untersuchungen benötigt man einen Netzwerkanalysator der Spannungen und Ströme am DUT (device under test, siehe Bild 5.1.1) durch ein- und auslaufende Wellen ersetzt. Eine derartige Beschreibung eines MOSFETs mittels Streuparametern (S-Parametern) bietet sich immer dann an, wenn die Ein- und Ausgangssignale Frequenzen von 100MHz übersteigen, da sich dann weder ein ideal offener noch ein ideal kurzgeschlossener Ausgang realisieren läßt, die man für eine konventionelle Vierpoldarstellung (h, Y, Z) benötigt. Die Ein- und Ausgänge sind nicht mehr nur offen oder kurzgeschlossen, sondern es besteht immer eine kapazitive bzw. induktive Rückkopplung. Deshalb werden Spannungen und Ströme durch ein- und auslaufende Wellen ersetzt, so daß die Randbedingungen Kurzschluß und Leerlauf durch den Abschluß mit Wellenwiderständen (der Leitungen im Meßaufbau meist Z 0 =50Ω) an Ein- und Ausgang ersetzt werden können. 142

167 Kapitel 5 : Elektrische Charakterisierung Die S-Parameter werden als komplexe Größen angegeben, sie besitzen also Amplitude und Phase. Sie beschreiben die Reflexions- und Übertragungskoeffizienten aus dem Verhältnis von rücklaufender zu hinlaufender Welle S=b/a. Mit Hilfe des Smith Chart können gemessene S-Parameter (also Reflektionskoeffizienten) graphisch in Impedanzen und Admittanzen umgerechnet werden. Dies geschieht über eine konforme Abbildung S=(Z-Z 0 )/(Z+Z 0 ) der Impedanz (Z)-Ebene auf die Streu (S)-Ebene. Aus den S- Parametern werden dann die Verstärkungen und Grenzfrequenzen berechnet. Kurzschlußstromverstärkung h 21 Grenzfrequenz f T h ( f ) = h 21 = (1 S h 11 I = 2 S ) (1 + S ) + S D m 21 T 1 21 = f T = I G CGS 12 S 21 g g m ω 2π C GS Kurzschlußstromverstärkung h21 [db] Maximum Available Gain MAG [db] 35 MAG h21 20dB Dek. V GS = V DS = -1.5V Nach De-Embedding Transistor S12x2y2a3a L = 130nm, t = 5nm OX f, T fmax Bild HF-Charakterisierung zur Epi-Variante. Die höchste Grenzfrequenz, die ein p-kanal Transistor der Epi-Variante bisher erzielte, beträgt f T =4GHz. Dieser Transistor hat eine Kanallänge von 130nm, eine Kanalweite von 22,4 µm und besitzt ein 5nm dickes oxid. Diese Grenzfrequenz wurde im Arbeitspunkt V GS =V DS =-1,5V gemessen. Vergleicht man diese mit konventionellen planaren MOSFETs, die Grenzfrequenzen zwischen 50 und 100GHz erreichen, so ist diese beim vertikalen Epi-MOSFET aufgrund der großen parasitären - Überlappkapazitäten stark reduziert. Die Steigung der Kurzschlußstromverstärkung m h21 in Bild beträgt -20dB pro Dekade. 143

168 Kapitel 5 : Elektrische Charakterisierung Zur Implantations/Stufen (Sidewall) - Variante 1. Beschreibung eines MOSFET mit L=100nm und N A =1*10 18 cm -3 Im folgenden werden die Kennlinienfelder der zweiten vertikalen Transistor-Variante für Kanallängen von 100nm und 50nm diskutiert. Der Schwerpunkt bei diesen Experimenten lag unter anderem auf sehr hohe Kanaldotierungen bis ca. 1*10 19 cm -3. Der erste 100nm langen Seitenwand-MOSFET mit einer moderaten Kanaldotierung von 1-2*10 18 cm -3 zeigt, wie in Bild zu sehen ist, ein sehr gutes Transistorverhalten da alle wesentlichen Kurzkanaleffekte ausreichend unterdrückt sind. Insgesamt ist die Leistungsfähigkeit dieses vertikalen Transistors mit denen von planaren Transistoren vergleichbar. Vergleicht man den Treiberstrom (I ON ) so liegt dieser zwar noch ca. um die Hälfte unter dem geforderten Wert für zukünftige 100nm lange Transistoren die laut ITRS-Roadmap ab dem Jahr 2004 zur Verfügung stehen sollen, allerdings wurden hier auch noch nicht alle Optimierungsmöglichkeiten ausgenutzt. Für derartige Roadmap-Transistoren sind z. B. um die Hälfte dünnere oxiddicken vorgesehen (ca. 1,5nm!) die Versorgungsspannung sinkt dabei zwar auch von 1,5 auf 1,2 bis 0,9V aber diese Reduzierung kann bei dem obigen Transistor mit einer optimierten Einsatzspannung von 0,6V auf ca. 0,3V weitestgehend kompensiert werden. Die Hochfrequenzeigenschaften konnten im Vergleich zur Epi-Variante jedoch nicht wesentlich verbessert werden und liegen für f T bei 10 GHz und f max bei 8 GHz für den Arbeitspunkt V DS =V GS =1,5V, die ITRS Roadmap '99 erwartet Werte von 50 GHz bei V DD =1,2V. Auch wenn dieser Transistor schon die meisten Anforderungen der Roadmap erfüllt, können noch wesentliche Verbesserungen erzielt werden. Die effektive Ladungsträgerbeweglichkeit bei kleinen Drainspannungen, die nach der Langkanalnäherung abgeschätzt wurde (µ eff = LW -1 I D C' ox -1 (V GS -V th ) -1 ), liegt z. B. bei nur ca. 100 cm 2 V -1 s -1. Für die verwendete oxiddicke und Kanaldotierung würde man einen mindestens doppelt so hohen Wert erwarten. Eine mögliche Reduzierung der Ladungsträgerbeweglichkeit kann auf die durch eine Trockenätzung aufgerauhte vertikale Seitenwand zurückgeführt werden, eine weitere Beweglichkeitsdegradation könnte auch durch mechanischen Stress an der Mesakante verursacht werden. Zusätzlich wirken die nicht abrupten pn- Übergänge sich negativ auf die Leistungsfähigkeit aus. Diese Verbesserungspotentiale können teilweise durch optimierte Prozesse oder durch eine modifizierte Prozessführung umgesetzt werden. In der Steuerkennlinie in Bild links oben, ist für negative spannungen der schon oben erwähnte GIDL (gate induced drain leakage) zu erkennen, der mit zunehmend negativer Spannung exponentiell ansteigt. Zu beachten ist, daß für den Fall, daß die Drain-Elektrode oben auf der Mesa ist, der Leckstrom größer ist als wenn sich dort die Source-Elektrode befände. Dies läßt sich mit dem elektrischen Feldlinienverlauf und der geometrischen Unsymmetrie der beiden Source/Drain- Gebiete erklären. Denn wenn sich die Drain-Elektrode oben auf der Mesa befindet, konzentrieren sich die Feldlinien an der Mesakante und verringern im größeren Maße die Potentialbarriere an dieser Stelle im Kanalgebiet, was schließlich zu größeren Leckströmen führt. 144

169 Kapitel 5 : Elektrische Charakterisierung I D (A/ µ m) Source top Drain top I OFF V (V) GS L=100nm W=3.5µ m t OX=3nm N A=2E18cm V=0.6V th V =1.8V DS V =0.01V DS I D (ma/ µ m) 2 µ eff =100cm /Vs V =1.8V GS V =1.5V GS I ON V =1.2V GS V =0.9V GS V =0.6V GS V DS (V) g m ( µ S/ µ m) g DS ( µ S/ µ m) V GS =1.8V 1.5V Drain top Source top V =1.5V DS V GS (V) V 0.9V V DS (V) Bild Kennlinien eines 100nm n-kanal MOSFET (Implantations-Variante). I ON [ µa/µm GS = 1.5 DS = 1.5 V I OFF [ A/µm GS = DS = 1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = 1.5 DS = 1.5 V g DS [ µs/µm GS = 1.5 DS = 1.5 V 238 (245) 5 E-12 (1 E-10) 0.6 (0.6) 102 (105) 445 (432) Technologische Kennzahlen: L=100nm, tox=3nm, NA=2E18cm (41) Tabelle Kennzahlen eines 100nm n-kanal MOSFET. Die Werte gelten für den Fall, daß die Source-Elektrode auf der Mesa oben ist (Drain oben, in Klammern). 145

170 Kapitel 5 : Elektrische Charakterisierung 2. MOSFET mit L=50nm und N A =1*10 18 cm -3 Der soeben beschriebene MOSFET wurde nun auch mit den gleichen technologischen Parametern, also gleicher oxiddicke und Kanaldotierung, aber mit einer auf 50nm skalierten Kanallänge hergestellt. Wie nach den allgemeinen Skalierungsregeln zu erwarten war, zeigt dieser Transistor erheblich höhere Sättigungsströme. Dies ist zum Teil darauf zurück zuführen, daß der MOSFET gleichzeitig "normally on" ist, d. h. der Transistor liefert auch bei 0V spannung einen sehr großen Strom, was in Bild anhand der Kennlinienfelder zu erkennen ist. Nach den Skalierungsregeln muß mit abnehmender Kanallänge die Kanaldotierung zunehmen, um die bekannten Kennlinienverläufe zu erhalten und unerwünschte Kurzkanaleffekte zu unterdrücken. Für einen homogen dotierten Kanal mit einer Länge von 50nm gibt deshalb die ITRS-Roadmap eine Dotierstoffkonzentration von >7*10 18 cm -3 vor. Da derart hohe Dotierstoffkonzentrationen aber zahlreiche neue unerwünschte Effekte zeigen, die die Leistungsfähigkeit der Transistoren erheblich reduzieren, versucht man durch konzeptionelle Änderungen im Transistoraufbau diese zu umgehen (siehe Kapitel 2). Um den Einfluß dieser hohen Dotierstoffkonzentrationen zu untersuchen, wurden Experimente mit 5*10 18 cm -3, 7*10 18 cm -3 und 1*10 19 cm -3 durchgeführt. Im besonderen werden die beobachteten Zener-Tunnelströme im Anhang etwas ausführlicher diskutiert und mit analytischen Berechnungen verglichen. In Bild werden an dieser Stelle jedoch zuerst die Kennlinien und Kennzahlen eines 50nm MOSFET mit angepaßter Kanaldotierung, in gewohnt kompakter Form, vorgestellt. 3. MOSFET mit L=50nm und N A =7*10 18 cm -3 Betrachtet man die Steuerkennlinien in Bild 5.2.9, so erkennt man drei wesentlich neue Merkmale im Vergleich zu den Bildern und Zum ersten ist der Transistor nicht mehr normally on, sondern sperrt bis in den na-bereich, wo Zener- Tunnelströme das Transistor-Verhalten dominieren. Zum zweiten, ist die Einsatzspannung viel stärker angestiegen, als daß man dies von den Skalierungsregeln erwartet hätte. Die zusätzliche Einsatzspannungsverschiebung wird in Übereinstimmung mit der Literatur [Ma00] durch quantenmechanische Effekte erklärt. Aufgrund der hohen Kanaldotierung, wird der dreieckförmige Potentialtopf des Inversionskanals spitzer und die Anzahl möglicher Eigenwerte der Wellenfunktion der Elektronen geringer, so daß man eine höhere spannung benötigt. Und schließlich sehen wir als drittes Merkmal in Bild 5.2.9, daß keine wesentliche Leistungsverbesserung durch die Skalierung erzielt worden ist. Dies ist auf die hohe Dotierstoffkonzentration im Kanal zurückzuführen, die eine überproportionale Degradation der Ladungsträgerbeweglichkeit bewirkt. Zusätzlich gelten die schon oben genannten Verbesserungsmöglichkeit wie z.b. steilere pn-übergänge und optimierte Einsatzspannungen sowie angepaßte oxiddicken. Obwohl durch definiertere Dotierstoffprofile die Kurzkanaleffekte unterdrückt werden können, hat dieses Experiment eindeutig gezeigt, daß neuartige unerwünschte Effekte wie Band-zu-Band-Tunneln und V th -Verschiebungen und -Fluktuationen auftreten und deshalb alternative Konzepte die unabhängig von der Kanaldotierung funktionieren wünschenswert sind. Erste Experimente dazu folgen im Kapitel

171 Kapitel 5 : Elektrische Charakterisierung I D (A/ µ m) Source top Drain top V =1.8V DS I D (ma/ µ m) V =1.8V GS g m ( µ S/m) µ V (V) GS V =0.01V DS L=50nm W=3.5µ m t OX=3nm N A=2E18cm V<-0.5V Drain top Source top V =1.5V DS V GS (V) th V =1.5V GS V =1.2V GS V =0.9V GS V =0.6V GS V GS =0.3V V GS =0.0V V DS (V) 0 g DS ( µ S/ µ m) V =1.8V GS 1.5V 1.2V 0.9V 0.6V 0.3V 0.0V V DS (V) Bild Kennlinien eines 50nm n-kanal MOSFET mit geringer Kanaldotierung. I ON [ µa/µm GS = 1.5 DS = 1.5 V I OFF [ A/µm GS = DS = 1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = 1.5 DS = 1.5 V g DS [ µs/µm GS = 1.5 DS = 1.5 V 868 (843) 1 E-04 (1 E-04) < 0 (< 0) (525) Technologische Kennzahlen: L=50nm, tox=3nm, NA=2E18cm (179) Tabelle Kennzahlen eines 50nm n-kanal MOSFET mit geringer Kanaldotierung. 147

172 Kapitel 5 : Elektrische Charakterisierung I D (A/ µ m) Source top Drain top V (V) GS V =2.0V DS V =0.05V DS L =50nm W=4.2µ m t OX=3nm N A=7E18cm V=1.5V th I D (ma/ µ m) V GS - V th =2.0V V GS - V th =1.5V V GS - V th =1.0V V GS - V th =0.5V V DS (V) g m ( µ S/ µ m) Source top Drain top 2.0V 1.5V 1.0V V V DS=0.05V V GS (V) g DS ( µ S/ µ m) V =3.5V GS 3.0V 2.5V 2.0V V DS (V) Bild Kennlinien eines 50nm n-kanal MOSFET mit hoher Kanaldotierung. I ON [ µa/µm GS -V th = DS = 1.5 V I OFF [ A/µm GS = DS = 1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = 3.5 DS = 1.5 V g DS [ µs/µm GS = 3.5 DS = 1.5 V 400 (375) 2 E-8 (3 E-9) 1.5 (1.5) 166 (162) 371 (304) Technologische Kennzahlen: L=50nm, tox=3nm, NA=7 E18cm (136) Tabelle Kennzahlen eines 50nm n-kanal MOSFET mit hoher Kanaldotierung. 148

173 Kapitel 5 : Elektrische Charakterisierung 4. Einsatzspannungsverschiebung aufgrund von QME Wie in Kapitel 2.1 bereits angekündigt wurde, wird an dieser Stelle noch einmal auf die Einsatzspannungsverschiebung aufgrund der hohen Kanaldotierung eingegangen und diese anhand der analytischen Rechnung mit der Messung verglichen. In Bild ist die Einsatzspannung eines n-kanal MOSFET mit einer oxiddicke von 3nm in Abhängigkeit der Kanaldotierung zu sehen. Nach den allgemeinen Skalierungregeln und der folgenden Formel nimmt die Einsatzspannung mit höherer Dotierstoffkonzentration stark zu: V t OX th = VFB + 2 Φ F + qn A wdep (5.2-1) ε 0 ε OX Auf der rechten Seite von Bild erkennt man in der Vergrößerung, daß die gemessenen Einsatzspannungen systematisch über den analytischen Werten liegen. Vergleicht man die Meßwerte mit experimentellen Daten und Rechnungen von [Ma00], so bestätigen diese den von Ma aufgezeigten starken Anstieg der Einsatzspannung aufgrund von quantenmechanischen Effekten (QME) wie in Kapitel 2.1 beschrieben wurde. Im Anhang werden diese Ergebnisse in eine Abschätzung der Einsatzspannung von Double- -MOSFETs einfließen. Zur Vervollständigung der experimentellen Daten werden die Steuer- und Ausgangskennlinien der 100nm langen MOSFETs mit den hohen Kanaldotierungen in Bild nachgeliefert. Die Aufschwinger in den Steuerkennlinien bei kleinen Drainspannungen im Unterschwellbereich sind auf in diesem Bereich dominante leckströme zurückzuführen, die man nur deshalb sieht, weil die Einsatzspannungen extrem hoch sind V (V) th,nmos t =3nm Ox Analytische Rechnung Messung N A (cm) V th V (V) th L =100nm NA Vth -3 [cm ] [V] 5E E E Experimentelle Daten und Rechnungen nach [Ma00] Messung N A (cm) Bild Erhöhung der Einsatzspannung durch quantenmechanische Effekte aufgrund sehr hoher Kanaldotierungen bis cm -3. (Siehe auch Bild ). 149

174 Kapitel 5 : Elektrische Charakterisierung I D (A/ µ m) I D ( µ A/ µ m) 150 L=100nm W=4.2µ m V DS =2.0V t OX=3nm N A=5E18cm V=2.0V 100 th V DS =0.05V V (V) GS Source top Drain top I D (A/ µ m) I D ( µ A/ µ m) 125 L=100nm W=4.2µ m V DS =2.0V t OX=3nm N A=6E18cm V=2.1V th V DS =0.05V V (V) GS Source top Drain top I D (A/ µ m) I D ( µ A/ µ m) 25 L=100nm W=4.2µ m V DS =2.0V t OX=3nm 20-3 N A=1E19cm V=2.6V th V DS = V V (V) GS Source top Drain top V =3.5V GS V =3.0V GS V =2.5V GS V =2.0V GS V DS (V) V =3.5V GS V =3.0V GS V =2.5V GS V =2.0V GS V DS (V) V =3.5V GS V =3.0V GS V =2.5V GS V DS (V) Bild Kennlinien zur Implantations-Variante. Unterschiedliche Kanaldotierung. 150

175 Kapitel 5 : Elektrische Charakterisierung Zur Vertikalen Double--Variante Die bisherigen Ergebnisse der elektrischen Auswertungen bezogen sich auf die vertikalen Transistorvarianten, deren vorrangiges Ziel es ist eine vergleichbare Leistungsfähigkeit wie konventionelle planare MOSFETs zu erzielen ohne dabei auf den Einsatz einer besonders feinen Lithographie angewiesen zu sein. Bei dem letzten, in Kapitel diskutierten Experiment wurden neue unerwünschte Effekte bei sehr hohen Kanaldotierungen beschrieben. Diese hohen Kanaldotierungen, wie sie in den Prognosen der Halbleiterindustrie (Roadmap) für das konventionelle bulk-konzept vorgeschlagen werden, sind nicht mit der gewünschten Leistungsfähigkeit der Transistoren in Einklang zu bringen. Aus diesem Grund werden zunehmend Konzepte mit dünnen Siliziumschichten (fully depleted (FD) SOI und Double- (DG)) vorgeschlagen, die die Siliziumschicht undotiert lassen und das Sperrverhalten sowie die Einsatzspannung über die Austrittsarbeit des materials kontrollieren. Im Rahmen dieser Arbeit wurden nun die vertikalen Transistorvarianten zu einem Double- -Konzept weiterentwickelt, bei dem alle kritischen Strukturgrößen wie die Kanallänge und die Dicke eines Siliziumstegs ebenfalls vollständig lithographieunabhängig sind. Zu diesem Konzept wurden neben einem Vorläuferlos zur Entwicklung bzw. Modifikation der Siliziumätzung zwei erfolgreiche Experimente durchgeführt, welche jeweils zu funktionierenden vertikalen Double--MOSFETs führten. Für das erste Experiment wurde ein undotierter Standardwafer mit [0,1,-1] Flat verwendet und das zweite Experiment wurde mit dem Sonderflatmaterial [1,0,0] durchgeführt. Die Ausbeute funktionierender MOSFETs bei dieser Variante ist jedoch extrem gering, da die verwendeten Produktionsprozesse nicht für derart kleine Strukturen ausgelegt sind und deshalb schon kleine Prozessschwankungen einzelner Prozesse das Bauelement zerstören können. Bei einer systematischen Kurzmessung von ca MOS- FETs auf einem Wafer aus dem zweiten Experiment zeigten nur ca. 100 Bauelemente Transistor ähnliches Verhalten und nur ca. 20 Bauelemente gute Kennlinien wie sie in Bild zu sehen sind. Viele Transistoren sind während der ersten Kurzmessung schon bei geringen Spannungen zerstört worden. Beim ersten Experiment war die Ausbeute ebenso niedrig und es konnte kein Transistor gefunden werden, der vollständig sperrte. Typische Verläufe von Steuerkennlininen sehen aus wie in Bild wobei dieser Transistor sich durch ein gutes Ausgangskennlinienfeld auszeichnet. Erheblich besser sind die Steuerkennlinien der Transistoren aus dem zweiten Experiment da hier oftmals ein sehr gutes Abschaltverhalten wie in Bild zu sehen ist beobachtet wurde. Der OFF-Strom liegt für alle Drainspannungen unter der Auflösungsgrenze des Parameter-Analyzers von unter 1pA. Da im zweiten Experiment nur eine einzige, im Vergleich hohe, Kanaldotierung erfolgreich prozessiert wurde, konnte noch nicht ermittelt werden bis zu welcher Dotierstoffkonzentration ein gutes Abschaltverhalten tatsächlich möglich ist. 151

176 Kapitel 5 : Elektrische Charakterisierung Die funktionstüchtigen MOSFETs befinden sich entgegen der Regel in einer schmalen Zone am äußersten Rand der Scheibe, was auf zu starke Ätzprozesse in der Scheibenmitte hindeutet. Die geringe Ausbeute war aufgrund der im Vergleich zum eigentlichen Bauelement großen Abmessungen der eingesetzten Schichten und dementsprechend großen Schwankungen erwartet worden. Von vornherein zeigt nur ein einziger Split des Loses funktionierende Transistoren, dieser Bruchteil von wenigen erfolgreichen Scheiben wird in der Regel noch durch Scheiben die für weitere Analysen wie REM oder SIMS verbraucht werden weiter eingeschränkt. Aus den gemessenen Kennlinien der funktionierenden MOSFETs konnten bei diesem Experiment aufgrund der großen Prozeßschwankungen und geringen Ausbeute keine Aussagen über unterschiedliches Verhalten in Bezug auf die unterschiedlichen Parametern aus den Splittungen gemacht werden. Besonderheiten im Verhalten der Transistoren können aber trotzdem angesprochen werden. An den Kennlinienverlauf der Leckströme aus dem ersten Double-- Experiment kann man erkennen, daß sich unabhängig von der spannung und in Abhängigkeit von der Drainspannung ein unterschiedlich starker Leckstrom einstellt. Das bedeutet, daß das keinen Steuereinfluß auf diesen parasitären Strompfad hat. Ein Zener-Tunnel-Strom scheint aber hier aufgrund der niedrigen Dotierstoffkonzentration nicht vozuliegen. Viele Transistoren hatten aufgrund des schwierigen oberen Kontaktes auch Kurzschlüsse zwischen und Drain. In Bild fallen auf dem ersten Blick die Formen der besonders guten Kennlinienverläufe auf, die stark an konventionelle Langkanaltransistoren erinnern. Betrachtet man jedoch die absoluten Werte der Kennzahlen, so werfen diese einige Fragen auf. Die Unterschwellsteigung von 120mV/Dekade und die auch bei diesem Transistor vorliegende hohe Einsatzspannung kann nur teilweise mit der relativ hohen Kanaldotierung von 2*10 18 cm -3 erklärt werden. Noch bemerkenswerter ist der sehr geringe Sättigungsstrom, hier müssen mehrere Faktoren zusammengekommen sein um eine so starke Verringerung - als im Vergleich zu den Simulationen aus Kapitel 3 - zu begründen. Neben den Gründen, die schon bei den anderen vertikalen Transistoren für eine mögliche Leistungsminderung verantwortlich sein können, wie z.b. eine Beweglichkeitsdegradation an der geätzten Seitenwand, kommen hier neue konzeptspezifische Begründungen hinzu. Besonders der obere Source/Drain-Kontakt und der Kontakt des Polysiliziumfingers zum Polysiliziumspacergate bieten einige Erklärungsmöglichkeiten. Reduzierte Kontakt- und Schichtwiderstände können allerdings nicht die alleinige Erklärung sein, da sonst die Ausgangskennlinien einen viel stärker entlang der Spannungsachse gestreckten Verlauf haben müßten. Aus optischen Kontrollen während der Prozessierung ist bekannt, daß große Teile der Nitridspacerhardmaske weggeätzt oder abgebrochen sind und daß deshalb viele Siliziumstege nur teilweise hergestellt wurden. Dies führt dann an den Schnittstellen zu undefinierten Zuständen was schließlich auch nicht angeschlossene s verursacht. Ein erhöhter Bahnwiderstand aufgrund der dünnen Siliziumschicht an sich ist noch nicht dominant, da hier die Siliziumstegdicke ca. 50nm beträgt und deshalb mit konventionellen Tiefen von Source/Drain-Gebieten vergleichbar ist. 152

177 Kapitel 5 : Elektrische Charakterisierung I D (A/ µ m) V =1.8V DS I D ( µ A/ µ m) V =2.4V GS V =2.1V GS V =0.01V DS V =1.8V GS V =1.5V GS V =1.2V GS V (V) GS V DS (V) g m ( µ S/ µ m) V =0.01V DS V GS (V) g DS ( µ S/ µ m) V =2.4V GS 2.1V 1.8V 1.5V 1.2V V DS (V) Bild Kennlinien zur DG-Variante. nmosfet mit 250nm Kanallänge. I ON [ µa/µm GS = 2.4 DS = 1.5 V I OFF [ A/µm GS = DS = 1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0 V GS2 = Vth g m [ µs/µm GS = 0.01 DS = 1.5 V g DS [ µs/µm GS = 2.4 DS = 1.5 V 43 2 E-6 (normally on) Technologische Kennzahlen: L=250nm, tox=3nm, ND= undotiert ca. 1E16cm -3 Tabelle Kennzahlen zur DG-Variante. nmosfet mit 250nm Kanallänge. 153

178 Kapitel 5 : Elektrische Charakterisierung I D (A/ µ m) V (V) GS V =1.8V DS V =0.01V DS L=70nm W=3.6µ m t OX=3nm t Si=50nm N A=2E18cm V=1.4V th I D ( µ A/ µ m) V GS - V th =1.0V V GS - V th =0.7V V GS - V th =0.4V V GS - V th =0.1V V DS (V) g m ( µ S/ µ m) V =1.8V DS 1.5V 1.2V 0.9V g DS ( µ S/ µ m) V =2.4V GS V V 5 0.3V 5 1.8V 0.05V V GS (V) 0 1.5V V DS (V) Bild Kennlinien zur DG-Variante. nmosfet mit 70nm Kanallänge. I ON [ µa/µm GS = 2.4 DS = 1.5 V I OFF [ A/µm GS = DS = 1.5 V V th [ V I D(V GS ) = 1E-7 W/L S V GS1 = 0.7 V GS2 = Vth g m [ µs/µm GS = 2.4 DS = 1.5 V g DS [ µs/µm GS = 2.4 DS = 1.5 V 12 1 E Technologische Kennzahlen: L=70nm, tox=3nm, ND=2E18cm -3 Tabelle Kennzahlen zur DG-Variante. nmosfet mit 70nm Kanallänge. 154

179 Kapitel 5 : Elektrische Charakterisierung 5.3 Vergleich von Messergebnissen und Simulationsergebnissen Vergleicht man die obigen Messungen mit Drift-Diffusions Simulationen, wie sie in Kapitel 3 beschrieben wurden, so stellt man zuerst einige Unterschiede fest, die auf nicht angepaßte Simulationsparameter bzw. unzulängliche Modelle zurückzuführen sind. Fünf markante Unterschiede sind in Bild zu sehen und werden nun kurz erläutert. 1) Der ansteigende GIDL-Strom wird richtig simuliert, ist aber in der Messung durch den Zener-Tunnel-Strom überlagert. 2) Der Zener-Tunnel-Strom ist in der Messung deutlich größer, da dieser mit der Tunnelfläche korreliert und in der zweidimensionalen Simulation nicht richtig berechnet wird, da hier aufgrund simulationstechnischer Randbedingungen nur ein kleiner Ausschnitt simuliert werden kann (Normierung auf 1µm Tiefe). 3) Der Stromaufschwinger bei kleinen Drainspannungen in der Messung ist auf leckströme zurückzuführen, die in der Simulation nicht vorkommen. Der verwendete Parameteranalyzer kann jedoch auch nur Ströme bis 1pA auflösen. 4) Die Einsatzspannung ist aufgrund quantenmechanischer Effekte verschoben, welche nicht in den verwendeten Simulationsmodellen berücksichtigt werden. 5) Der Sättigungsstrom ist, auch wenn man die V th -Verschiebung berücksichtigt, immer noch um ca. einen Faktor 2 in den Simulationen größer. Hier könnte man eine Anpassung durch Variation der Beweglichkeitsmodelle erreichen. In Bild wird noch einmal die Steuerkennlinie aus Bild gezeigt, wobei der Tunnelstrom nach der bekannten analytischen Formel aus [Sze81] (siehe auch Anhang) berechnet wird. Zusätzlich wurde die simulierte Kennlinie um V th nach der Abschätzung in Bild verschoben I D (A/ µ m) Messung Simulation V (V) GS V =1.5V DS L=100nm W=4.2µ m t OX=3nm N =6E18cm A 4 5 V DS = 0.05V I D (ma/ µ m) Messung Simulation Bild Vergleich von Messung und Simulation. V =2.5V GS,Sim V =3.5V GS,Mess V =3.0V GS,Mess V =2.0V GS,Sim V =2.5V GS,Mess V DS (V) 155

180 Kapitel 5 : Elektrische Charakterisierung I D (A/ µ m) Messung Simulation V (V) GS V =1.5V DS V DS = 0.05V Bild Vergleich von Messung und Simulation nach dem Anpassen der Tunnelfläche und der Vth-Verschiebung durch quantenmechanische Effekte (siehe Kapitel ). 5.4 Zusammenfassung Die Transistoren der Epi-Variante zeigen deutliche floating-body/kink-effekte, wie sie von SOI-MOSFETs her bekannt sind. Das getestete 3nm dicke oxid hat sich als tauglich erwiesen und wird seitdem in den Experimenten vorrangig eingesetzt. Kurzkanaltransistoren zeigen aufgrund der Elektroden-Geometrie einen ausgeprägten Punch-through-Effekt Die Implantationsvariante zeigt für einen 100nm-MOSFET sehr gute Kennzahlen, das erste 50nm-Bauelement schaltet allerdings nicht ab, deshalb muß die Kanaldotierung entsprechend erhöht werden. Das Ergebnis nach hoher Dotierung ist, daß das Bauelement nun abschaltet aber ein nicht mehr vernachlässigbarer Zener-Tunnel-Strom einsetzt. Schwerwiegender bzgl. der Leistungsfähigkeit dieser Bauelemente ist jedoch das Einsetzen von Quanteneffekten. Aufgrund derartiger Effekte verschiebt sich die Einsatzspannung mit zunehmender Kanaldotierung um mehrere 100mV. Fluktuationen in der Kanaldotierung haben erheblichen Einfluß auf Fluktuationen der Einsatzspannung (siehe Kapitel 2). Als alternative Lösung obiger Probleme wurde ein vertikaler Double-- MOSFET entwickelt und realisiert. Dieser ist eine alternative Architektur, die kleinere Kanallängen erlaubt, ohne daß die Kanaldotierung weiter ansteigen muß. 156

181 Kapitel 6: Vertikale MOSFETs in Integrierten Schaltungen Kapitel 6 VERSUCH EINER DARSTELLUNG UND BEWERTUNG MÖGLICHER ANWENDUNGEN: In diesem Kapitel soll ein kurzer Überblick über die Einsatzfelder von vertikalen MOSFETs gegeben werden. In der folgenden Tabelle 6.1 sind einige wichtige Anwendungen aufgelistet, in denen vertikale MOSFETs schon eingesetzt werden oder ein zukünftiger Einsatz möglich ist, da sich Produktanforderungen teilweise zu Gunsten von vertikalen Transistoren verändern. Bei modernen Leistungstransistoren werden vertikale Strukturen schon verwendet (z. B. Multiple Drain mesh TM Technologie von STMicroelectronics). Zur Zeit werden auch (E)PROMs und Hochvolt-Flash-EPROMs mit vertikalen MOSFETs untersucht. Und in naher Zukunft werden wahrscheinlich die ersten DRAMs mit vertikalen Transistorzellen (VTC) erhältlich sein. Im Rahmen dieser Arbeit wurden auch vertikale Fotodioden und ein neuartiges schnelles CCD vorgeschlagen. Bezüglich Produkte, bei denen es auf Schnelligkeit ankommt, werden vertikale MOSFETs erst dann eingesetzt wenn planare MOSFETs aufgrund mangelnder Lithographietechniken nicht weiter kleiner skaliert werden können. Diese Produkte sind in erster Linie die Logik-Anwendungen. Anwendung Schalterfunktion Wichtigster Technologischer Parameter Wichtigster Elektrischer Parameter HF-Logik Schnell Kanallänge L Transitfrequenz LV/LP-Logik Schnell Gut sperrend SRAM-Speicher Klein Schnell DRAM-Speicher Klein Gut sperrend EPROM-Speicher Permanent Gut sperrend Leistungs- Starkstrom MOSFET Durchbruchsfest OEIC-Fotodiode Opto-elektrische Kopplung CCD-Analog- Schneller Schieberegister Ladungstransfer Kanallänge L Zellenfläche A Zellenfläche A ft Versorgungs- Spannung VDD Transitfrequenz ft Leckstrom IOFF Wichtigste Produkt Anforderung Schnelle Verarbeitung Kleiner Energieverbrauch Schnelle Speicherung Große Speichermenge Oxiddicke tox Speicherzeit tst Lange Speicherung Substratdotierung Serienwiderstand Sichere NSub RON Schaltung Photoeffizienz Fotostrom IF O/E Signal- Umwandlung Transferkapazität Taktfrequenz f Schneller Informationstransfer COX Tabelle 6.1 Mögliche Anwendungen mit vertikalen MOSFETs. 157

182 Kapitel 6: Vertikale MOSFETs in Integrierten Schaltungen 6.1 Logikbausteine Prinzipiell unterscheidet sich der Aufbau von Logikbausteinen mit planaren oder vertikalen Transistoren im Layout und in der Packungsdichte. Da einfache Prozesse mit vertikalen Transistoren nur eine einzige feste Kanallänge haben, bedeutet dies auch einen Verlust eines Freiheitsgrades im Entwurf. Andererseits befinden sich die Sourceund Drain-Anschlüsse nicht auf der gleichen Ebene, so daß sich aufgrund dieser natürlichen Isolation der Anschlüsse voneinander kompaktere Entwürfe realisieren lassen, wobei teilweise eine Verbindungsebene eingespart werden kann AND- und OR- Verknüpfung Schon ein einziger Double--MOSFET kann als AND- oder OR-Logik-Gatter ausgeführt werden wie es in Bild schematisch gezeigt wird. Dazu müssen allerdings die beiden s separat angesteuert werden und dürfen nicht kurzgeschlossen sein. Zum Vergleich sind wieder die drei möglichen Orientierungen des Bauelements auf der Siliziumoberfläche dargestellt. OR Drain Source Drain Drain Oxid Substrat Source Source AND Drain Source Drain Drain Oxid Substrat Source Source Bild Double--MOSFETs als ODER- bzw. AND-Gatter. 158

183 Kapitel 6: Vertikale MOSFETs in Integrierten Schaltungen NAND-Verknüpfung Als Standardbeispiel eines Logik-Gatters mit mehreren vertikalen Double-- Transistoren wird im folgenden ein NAND-Gatter vorgestellt. Im Gegensatz zu Bild werden in diesem Fall die beiden s wieder zusammen angesteuert. Zusätzlich müssen jetzt die vertikalen Transistoren in einer CMOS-Technologie integriert werden. Um also gleichzeitig n-kanal und p-kanal Transistoren herzustellen, werden entweder epitaktische Schichtfolgen partiell zurückgeätzt oder mehrere Wannen konventionell wie bei planaren MOSFETs, unterschiedlich implantiert. Durch die Ausnutzung von Selbstjustagetechniken, z. B. mit Hilfe von Spacer-Schichten, läßt sich zusätzlich die Integrationsdichte erhöhen, indem Spacerdicken unter der lithographischen Minimalweite verwendet werden, siehe dazu im Detail die Prozeßabläufe in Kap. 4. In Bild ist neben dem Ersatzschaltbild und einem möglichen Layout ein Querschnitt zu diesem dargestellt. In diesem Querschnitt sind die beiden n-kanal Transistoren zu sehen. Ein weiterer Querschnitt mit n-kanal und p-kanal Transistoren wird in Bild für eine SRAM-Zelle gezeigt. Das Ziel dieser Darstellung soll sein, die Kompaktheit des NAND-Gatters (bzw. der SRAM-Zelle) und die hohe Integrationsdichte zu verdeutlichen. Dazu sind die Transistoren entsprechend durchnumeriert, um diese in allen Ansichten leichter wiederzufinden. Im Vergleich zu einem planaren Layout läßt sich die Grundfläche so auf ca. die Hälfte reduzieren. Das NAND-Gatter besteht aus vier Transistoren, jeweils zwei n-kanal (Transistoren 1 und 4) und p-kanal (Transistoren 2 und 3). Jeweils ein anschluß eines n-kanal und eines p-kanal Transistors sind zu einem logischen Eingang verknüpft. Die beiden p- Kanal MOSFETs sind parallel und die beiden n-kanal MOSFETs in Reihe jeweils mit einem Source/Drain-Anschluß mit dem logischen Ausgang OUT verbunden. Der andere Source/Drain-Anschluß liegt an einer Referenzspannung. Bei den p-kanal Transistoren ist dies die Versorgungsspannung V DD und bei den n-kanal Transistoren ist dies der Masseanschluß V SS. Im Querschnitt sind die n-kanal Transistoren 4 und 1 zu sehen, die beide in Serie geschaltet sind, was an der Metallbrücke zwischen den oberen Source/Drain-Gebieten der beiden vertikalen Transistoren zu erkennen ist. Transistor 1 ist mit dem unteren Source/Drain-Gebiet mit dem n-substrat und dem benachbarten V SS -Anschluß kontaktiert (siehe auch Layout). Die anderen drei Transistoren sind durch eine p-wanne isoliert. Die beiden p-kanal Transistoren sind an den oberen Source/Drain-Gebieten ebenfalls verbunden, diese Metallleitung ist der direkte V DD -Anschluß. Die beiden Eingänge IN1 und IN2 liegen genau zwischen den beiden n-kanal/p-kanal Transistorpaaren. Der Kontakt zu den Polysilizium-Spacergates wird dabei über ein Strukturiertes Polyzilizium-Pad ausgeführt, welches zur sicheren Kontaktierung der Polysilizium-Spacergates die Siliziumstege der Transistoren etwas überlappt. 159

184 Kapitel 6: Vertikale MOSFETs in Integrierten Schaltungen NAND OUT V SS V DD p 2 p 3 A 4 1 A' V OUT V IN1 n 4 IN1 IN2 V IN2 n 1 V SS 3 V DD 2 Ersatzschaltbild Layout A Transistor 4 Transistor 1 A' Metallbrücke Oxid n Nitrid n Poly p p n n p n-substrat Querschnitt A-A' Bild Vertikale-Double- MOSFETs in einem NAND-Gatter. 160

185 Kapitel 6: Vertikale MOSFETs in Integrierten Schaltungen 6.2 Speicherbausteine Das wichtigste Anwendungsfeld für vertikale MOSFETs in der nahen Zukunft ist sicherlich das Gebiet der Speicherbausteine. Hier kann der vertikale Aufbau mit der kleinen Grundfläche seine Vorteile im Zellenentwurf einbringen. Dies gilt gleichermaßen für DRAM und EPROM. SRAM-Speicher gehören technologisch gesehen eher zu den CMOS-Logik-Anwendungen und sind deshalb eher wie diese zu bewerten. Allerdings kann gerade beim SRAM die gekreuzte Verschaltung der s elegant und kompakt mit vertikalen MOSFETs realisiert werden wie weiter unten gezeigt wird Dynamisches RAM (DRAM) Die wichtigste technologische Kennzahl bei Speicherbausteinen ist die Zellengrundfläche und die wichtigste elektrische Kennzahl ist der Leckstrom über den Transistor bei aufgeladenem Kondensator. Einen kleinen Leckstrom erzielt man am besten mit großen Kanallängen, und da in vertikalen Zellenkonzepten eine lange Kanallänge nicht die Grundfläche vergrößert, kann gleichzeitig die Zellengrundfläche minimiert werden. Bei DRAM Konzepten mit planaren MOSFETs wird die Kanallänge kontinuierlich mit den Abständen der Wortleitungen verkleinert. Um die Leistungsfähigkeit der Transistoren nicht zu verschlechtern und Kurzkanaleffekte zu vermeiden, müssen gleichzeitig die oxiddicke reduziert und die Kanaldotierung erhöht werden. Dabei nehmen allerdings die elektrischen Felder und die Leckströme zu, was wiederum zu einer schlechteren Zuverlässigkeit der Speicherzellen führt. Bei DRAM Konzepten mit vertikalen MOSFETs wird deshalb die Kanallänge von der Zellengrundfläche entkoppelt. Auf diese Weise werden die oben genannten Probleme umgangen. In Bild sind eine REM-Aufnahme der 8F 2 VERI BEST (Vertical Access Transistor and Buried Strap) DRAM-Zelle und ein schematischer Querschnitt einer möglichen Weiterentwicklung zu einer 6F 2 bzw. 4F 2 DRAM-Zelle dargestellt [Grünning99]. F ist die Abkürzung für die minimale Länge einer Struktur die in der vorhandenen Technologie realisiert werden kann. Ein einzelnes Kontaktloch besitzt bereits die Fläche von 1F 2 (1Fx1F). Zählt man noch die Sicherheitsabstände von 0,5F zu jeder Seite hinzu ergibt sich für ein Kontaktloch eine Fläche von insgesamt 4F 2. Dies bedeutet, daß im I- dealfall eine vertikale DRAM-Zelle nicht mehr Platz benötigt als ein einzelnes Kontaktloch. Im Realfall werden diese 4F 2 nicht erreicht werden können, da Dejustageabstände und Schichtdicken die Fläche vergrößern. Planare Konzepte erreichen im Idealfall eine Grundfläche von 8F 2, wenn der Kondensator als vertikaler Trench oder Stack realisiert wird (siehe unten). In der Produktion befinden sich DRAM-Zellen mit einer Grundfläche von (8+X)F 2. Wobei in Abhängigkeit von X (=zusätzlicher Sicherheitsabstand) Zuverlässigkeit und Kosten des Speicherzellenfelds steigen. Für SOI- DRAM-Zellenkonzepte oder alternative schaltungstechnische Lösungen, z.b. open bitline anstelle von folded bitline -Verschaltungen, sind auch planare sub-8f 2 - Zellenfelder möglich [Kim98]. 161

186 Kapitel 6: Vertikale MOSFETs in Integrierten Schaltungen Bitline Poly stud Wordline n+ junction channel vertical MOSFET deep strap n+ Oxide collar Node Dielectric STI trench capacitor Buried n-plate Vertical Access Transistor and Buried Strap (VERI BEST-Zelle) Weiterentwicklung der VERI BEST DRAM-Zelle 2 zur sub 8F -VTC-Zelle B W T C B W T C B W T B W T B W T T B W Planare 1 - Transistor Zelle Stapel - Kondensator (STC) C 3D Zelle - Graben oder Stapel C Substrat - Platte (SPT) C Vergrabene Platte (BEST) C Vertikaler Transistor (VTC) Evolution der DRAM-Zelle vom planaren zum vertikalen Aufbau Bild Die Evolution einer DRAM-Zelle bzgl. Ihres geometrisch, schematischen Aufbaus hat sich von einer planaren zu einer vollständig vertikalen Anordnung entwickelt. (W=Wordline, B=Bitline, T=Transistor, C=Kondensator) [Eisele99]. 162

187 Kapitel 6: Vertikale MOSFETs in Integrierten Schaltungen In Bild wird die Veränderung (Evolution) einer Ein-Transistor-DRAM-Zelle bzgl. ihres geometrischen Aufbaus schematisch dargestellt. Begonnen hat die Entwicklung mit einer planaren Zelle (planar transistor cell, PTC) [Dennard68]. Da die Kondensatorfläche jedoch sehr viel Grundfläche benötigte, hat eine kontinuierliche Optimierung der Zelle eingesetzt. Das Ziel ist, die Grundfläche der Zelle, nicht aber die Kondensatorfläche selber zu minimieren, da eine Mindestkapazität von ca. 25fF zur Ladungsspeicherung notwendig ist. Deshalb wurde zuerst der Kondensator näher an den Transistor herangerückt, so daß dieser den Transistor teilweise überlappte. Danach erkannte man, daß das planare Konzept, zu dreidimensionalen Konzepten erweitert werden mußte. Seitdem haben sich zwei Zellentypen parallel weiterentwickelt: Der eine Zellentyp besitzt einen Kondensator, der aus einen Graben in der Siliziumoberfläche besteht (trench cell, TRC). Der andere Zellentyp (siehe Bild ) stapelt den Kondensator über den Transistor (stack cell, STC). Beide Typen nutzen also den Raum unter bzw. über der Siliziumoberfläche, auf der sich die Transistoren befinden, aus. Trotz sehr tiefer Gräben (>5µm) bleibt die Topologie der Siliziumoberfläche beim Graben- Typ flach. Anderseits liegt der Vorteil des Stapel-Typs in der Möglichkeit am Ende des Herstellungsprozesses neue Kondensator-Dielektrika oder polarisierende Ferroelektrika (siehe Tabelle 6.2.1) einzusetzen, ohne dabei die Siliziumoberfläche zu kontaminieren, da diese schon durch Schutzschichten isoliert ist. Dielektrika Ferroelektrika Material Oxid SiO 2 Nitid Si 3 N 4 Oxynitrid ONO, NO Tantal-Pentoxid Ta 2 O 5 BST (Ba,Sr)TiO 3 PZT Pb(Zr,Ti)O 3 ε r 3,9 7 >5 22 >400 >1300 Tabelle Kondensator-Dielektrika und zukünftige Ferroelektrika. (BST=Barium-Strontium-Titanat, PZT=Blei-Zirkon-Titanat) Im nächsten Entwicklungsschritt der Graben-Zelle, wurde nicht mehr die Ladung an der Außenseite des Grabens gespeichert, sondern direkt im Graben selbst (substrate plate, SPT). Danach konnte durch einen vergrabenen Transistor-Kondensator- Übergang die Zellfläche weiter reduziert werden (buried strap, BEST). Im Rahmen der "DRAM-Development Alliance" (DDA) haben IBM und Infineon nun eine vertikale Transistorzelle (vertical transistor cell, VTC) entwickelt, die den Grundflächenbedarf einer Speicherzelle noch einmal um etwa ein Viertel reduziert. Die Flächeneffizienz wird dabei von herkömmlichen 8F 2 -Zellen auf 6F 2 verbessert. Basierend auf dieser Zellenarchitektur werden zur Zeit 4 Gbit-Speicher entwickelt, die in Zukunft auf 300mm-Wafern gefertigt werden sollen [Grünning99]. 163

188 Wordline-Anschluß Kondensator-Platte Speicher-Knoten Bitline-Anschluß Substrat Planar Hemispherical Grain (HSG) Stack (STC) Trench (TRC) Substrate Plate (SPT) Oberflächen- Vergrößerung Fin Crown Stapel Stacked Trench Graben Isolation Merged Trench Vergrabene Platte Buried Strap (BEST) Neue Materialien High ε (BST) Vertikale Transistoren SOI VTC - Stack VTC - Trench Transistor over Capacitor (TOC) Bild Die beiden DRAM-Grundtypen "Stapel" (stack) und "Graben" (trench) im Vergleich. Neben vertikalen Transistoren werden bei zukünftige Zellenverkleinerungen neue Dielektrika ("high ε" bzw. "high κ") eingesetzt.

189 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen Statisches RAM (SRAM) Im folgenden wird ein Vorschlag zur Herstellung von SRAM-Speicherzellen, mit einer minimalen Grundfläche von 36 F 2 in einem modifizierten CMOS-Prozeß mit vier epitaktischen Schichten, kurz vorgestellt. Im Vergleich dazu erreichen die zur Zeit besten planaren Entwürfe für 6-Transistor-Zellen eine minimale Fläche von 64 F 2 bzw. 85 F 2 [Lage96]. Als Grundlage werden erneut die vertikalen Double MOSFET verwendet. Die Strukturierung der Siliziumstege erfolgt wiederum entweder mit Nitrid-Spacer- Hardmasken oder mit Hilfe einer Elektronenstrahl-Lithographie. Dabei werden die Positionen von n- und p- Kanal-Transistoren gleichzeitig definiert, d.h. eine Dejustage der Transistoren untereinander ist nicht möglich. Vorteilhaft ist dabei, daß die n- und p- Kanal Transistoren jeweils in einer Reihe liegen, um diese später gut kontaktieren zu können. Denn die Transistoren 5 und 6 liegen gemeinsam an V DD und die Transistoren 3 und 4 liegen gemeinsam an V SS (siehe Ersatzschaltbild der SRAM-Zelle in Bild 6.2.3). Die gestrichelte schwarze Linie im Layout in Bild begrenzt eine SRAM-Zelle in der die 6 Transistoren (schwarze Balken mit weißer Zahl) enthalten sind. Die Transistoren 1 bis 4 sind n-kanal Transistoren und 5 bis 6 sind p-kanal Transistoren, die für ein symmetrisches Schaltverhalten idealerweise die doppelte Kanalweite benötigen, um die Unterschiede zwischen Löchern und Elektronen in der Beweglichkeit auszugleichen. Im Layout sind zwei weitere Transistoren zu sehen (schwarze Balken rechts oben und links unten), diese gehören jedoch schon zu den angrenzenden Zellen. Da diese beiden Transistoren aber in Reihe zu den Transistoren 2 und 1 liegen, können sie sich jeweils ein Kontaktloch für die Wortleitung teilen. D.h. durch die Anordnung der Transistoren benötigt man pro Zelle nur einen Kontakt für die Wortleitung. Zugleich liegen beide Transistoren an einer Leitungsbahn, die für die eine Zelle die inverse Bitleitung und für die andere Zelle die normale Bitleitung ist. Dieses Layout stellt bzgl. der Zellengrundfläche ein Optimum dar, da es nicht möglich ist, durch geometrisches Anordnen der Schaltungskomponenten (6 Transistoren und 3 Kontaktlöcher), die jeweils mit der Dejustage mindestens 4F 2 benötigen, auf ein günstigeres Layout zu kommen (4F 2 x (6+3) = 36F 2 ). Verbesserungen sind nur möglich, wenn es gelingt, Schaltungskomponenten (Transistoren oder Kontaktlöcher) einzusparen oder deren Minimalmaß unter 4F 2 zu verkleinern. Diese Layout hat den weiteren Vorteil, daß jeweils n- und p-kanal Transistoren in Reihe liegen und so eine günstige Kontaktierung und Isolation möglich ist. Zusätzlich können Zellen in einem Zellenfeld ohne Flächenverlust aneinander gereiht werden. Im Layout ist eine zweite gestrichelte Linie AA' zu sehen die dem Querschnitt in Bild entspricht. Man erkennt die stufige Topologie der Siliziumoberfläche, die aus den n-kanal und p-kanal Transistoren entsteht. Der schematische Querschnitt ist allerdings nicht maßstäblich und stellt die Stufenhöhen im Vergleich zur Metallisierung zu groß dar. Weiterhin ist zu sehen daß der p-kanal Transistor in der Mitte gegenüber den n-kanal Transistoren an den Rändern um eine epitaktische Schicht nach unten versetzt liegt und so beide Transistortypen den gleichen epitaktischen Schichtstapel verwenden können. 165

190 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen SRAM Layout WL SRAM Zelle Poly BL V SS A n / p Implantation Metall 1 + Kontakt V DD Metall 2 + Kontakt Transistoren 1-4 n-kanal 5-6 p-kanal BL A' Ersatzschaltbild Querschnitt A-A' V DD A' A p Wordline p Wordline Metall 2 (nicht im Schnitt) BPSG Metall 1 n Bitline n V SS n n Bitline n+ n+ p n Nitrid n+ n+ p+ p+ p+ Substrat n- Nitrid n n Poly-Si p+ p+ p+ p- p- n+ p+ p n+ n+ n Nitrid p+ p+ Bild Ausführung einer SRAM-Zelle mit vertikalen Double--MOSFETs. 166

191 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen Negative Differential Resistance SRAM (NDR-SRAM) Das Center for Integrated Systems der Stanford University (Prof. J. D. Plummer) hat ein neuartiges Konzept für eine SRAM-Zelle vorgestellt (Bild 6.2.4). Diese wird als Negative Differential Resistance SRAM (NDR-SRAM) oder auch Thyristor-RAM (TRAM) bezeichnet [Nemati98, Nemati99]. Es handelt sich dabei um eine vertikale pnpn-struktur dessen Ein-/Aus-Schaltvorgang durch ein unterstützt wird. Die zugrunde liegende Motivation für dieses Konzept ist es wiederum den Flächenbedarf einer SRAM-Zelle zu reduzieren. In Kapitel wurde bereits eine kompakte 6- Transistor SRAM-Zelle vorgestellt. Bei diesem neuen Konzept wird nun durch den Einsatz eines NDR-Bauelements die Funktionalität erhöht und die Anzahl der Transistoren reduziert, wobei eine Zellenfläche von nur 8F 2 erreicht wird. Nach Aussage von F. Nemati zeigt das vorgestellte NDR-SRAM nicht die sonst bei NDR- Bauelementen vorhandenen Nachteile wie einen hohen "standby" Leistungsverbrauch, hohe Betriebsspannungen, langsame Schaltgeschwindigkeit sowie einen komplizierten Herstellungsprozeß, sondern erreicht im Gegenteil eine Leistungsfähigkeit die mit einem DRAM vergleichbar ist. Ebenfalls wurde gezeigt, daß die Temperaturstabilität im Vergleich zu anderen NDR-Bauelementen besser ist und noch weiter optimiert werden kann. Dieses Bauelement ist ein Beispiel dafür, wie konventionelle CMOS-Prozesse mit vertikalen Bauelementen kombiniert werden können. Thyristor-RAM word line2 V Ref bit line n NDR word line1 storage node n V Ref p+ word n line2 p word line1 bit line storage n+ node n+ n+ p Substrat Bild Neues SRAM-Konzept mit vertikalen MOSFETs [Nemati98, Nemati99]. 167

192 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen Elektrisch Programmierbares ROM (EPROM) Ein Beispiel für einen Nicht-flüchtigen Speicher mit vertikaler Struktur ist das Seitenwand-Flash-EPROM von [Pein93a,b]. Diese EPROM-Zelle ist im Prinzip genauso aufgebaut wie der Stufen- oder der Double--Transistor die in Kapitel 4 und 5 detailliert beschrieben wurden. Der Unterschied besteht in der doppelten Ausführung eines Polysilizium-Spacergates. Das erste Spacergate entspricht dabei dem Floating-, während das zweite Spacergate das Control- ausbildet, wie es in Bild dargestellt ist. Die Zelle wird durch Injektion von heißen Ladungsträgern (hot electron injection) am n+ Drain-Übergang (oberer Kontakt zur Bitline) programmiert. Der Löschvorgang geschieht über Fowler-Nordheim-Tunneln der Elektronen vom Floating- zur Source. Die Vorteile dieser Zelle sind zum einen die um über die Hälfte reduzierte Zellengrundfläche gegenüber konventionellen planaren NOR-Zellen, sowie die von der Lithographie unabhängige Kanallänge. Zum anderen die, durch die Struktur vorgegebene, Isolation von Source und Drain und zu anderen Zellen. Weitere Vorteile ergeben sich aus einer einfachen Zellenfeld- und Dekoderlogik-Anordnung da die Wordline (Control-) Fläche sparend als Polysilizium-Spacer an der Seitenwand der Siliziummesa entlang läuft. Trotz der Ecke im Kanalgebiet haben sich keine signifikanten Probleme bzgl. der Zuverlässigkeit ergeben. Erst bei Streßzeiten von über 100sec setzte eine Verschiebung der Einsatzspannung von einem 1% ein (V DS =5V, t OX =15nm). Die Lebenszeit für das unerwünschte Umprogrammieren während eines Lesevorgangs (soft write) wurde auf über 10 Jahre abgeschätzt. Nach einem Schreib/Lese-Belastungstest von Zyklen ergab sich eine Einsatzspannungsverschiebung von ca. 10%. EEPROM bit line n+ p+ Floating Control n+ n+ p Substrat Bild Vorschlag eines EPROM mit vertikalen MOSFETs nach [Pein93a,b]. 168

193 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen Programmierbares ROM (PROM) Eine einfache Masken-programmierbare ROM Technologie, das sogenannte ROS TM (Record on Silicon), wurde bereits für die Produktion qualifiziert und steht für sogenannte MultiMediaCards MMC TM zur Verfügung. Diese Multimediakarten eignen sich für den Einsatz in Mobil-Telefonen, tragbaren Musikabspielgeräten, Notebook-Computern sowie für Informationssysteme im Auto, da keine mechanischen Komponenten wie bei einem CD-ROM-Laufwerk benötigt werden. Weitere Vorteile von Halbleiterspeichern sind der geringere Flächenbedarf sowie ein niedrigerer Leistungsverbrauch. Wie in der REM Aufnahme und im schematischen Querschnitt im Bild zu sehen ist, wird das Aktivieren bzw. Blockieren von vertikalen Transistoren durch Entfernen oder Verbleiben von TEOS-Spacern an der Graben-Seitenwand auf der Hardwareebene einprogrammiert. Dort wo eine logische Null einprogrammiert werden soll wird der TEOS-Spacer entfernt und ein vertikaler Transistor aktiviert. Wie im darunter abgebildeten Layout zu erkennen ist benötigt eine einzige ROS-Zelle nur eine Fläche von 2F 2. Das ist dadurch möglich, weil die Bitleitung und die inverse Bitleitung selbstjustiert auf der Siliziumwafer-Oberfläche (surface bound bitline) bzw. Graben-Unterseite (trench bound bitline) entlang laufen, d. h. unmittelbar nebeneinander aber auf zwei unterschiedlichen Ebenen. In der Praxis werden jedoch noch Sicherheitsabstände berücksichtigt so daß schließlich 3F 2 für die Zellengröße zu berücksichtigen sind. Vergleichbare Lösungen mit planaren Transistoren benötigen eine Zellengrundfläche von 5-6F 2. Das entsprechende Ersatzschaltbild (ESB) verdeutlicht noch einmal die Lage der Transistoren im Querschnitt. Die ROM-Zellenfelder sind in eine konventionellen 0,5µm CMOS-Technologie integriert worden, wobei zuerst das Zellenfeld und danach der Logikteil hergestellt wurde. Die Ausgangs- und Eingangskennlinien eines vertikalen ROS- MOSFETs sowie weitere Kennzahlen der ROS-Technologie sind ebenfalls in Bild zu sehen [Bertagnolli96]. Einzelprozessschritte wie die Grabenätzung ins Silizium die für diese Technologie entwickelt wurden, waren auch Grundlage für die Ätzungen der dünnen Siliziumstege die für den vertikalen Double--MOSFET eingesetzt worden sind (siehe Kapitel 4). 169

194 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen PROM BPSG Wordline 10- Poly-Si n+ wordline n+ TEOSp Spacer p Layout Wordline n+ top Bitline 2 2 F ROS- Zelle n+ p blockierter vertikaler MOSFET n bottom Bitline top Bitline n+ Wordline n+ top Bitline p aktivierter vertikaler MOSFET n top Bitline bottom Bitline bottom Bitline ESB I D [ µ A/ µ m] I D [A/ µ m] 200 V = 3.0 V GS V = 3.0 V DS V V V V V V DS [V] V GS [V] CMOS nkanal pkanal ROS- Zelle L 600nm 500nm 450nm V 0.45V - 0.5V 0.6V th t Ox 10nm 10nm 13nm I D (3V) µ A/ µ m µ A/ µ m µ A/ µ m Ausgangs- / Eingangskennlinien und Parameter der ROS-Technologie 170 Bild Für den Einsatz in MultiMediaCards (MMC TM ) qualifiziertes PROM in ROS TM - Technologie (Record On Silicon) mit vertikalen MOSFETs [Bertagnolli96].

195 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen Phase-State Low Electron number Drive Memory (PLEDM) In den letzten Jahren wurde von Hitachi und der Universität Cambridge ein neuer Speichertyp entwickelt, der den Namen PLEDM (Phase-State Low Electron number Drive Memory) trägt wobei der einzelne Transistor ursprünglich mit PLED (Planar Localised Electron Device) bezeichnet wurde [Nakazato97, Mitzuta98, Nakazato00]. Der Name leitet sich von in Ebenen gespeicherten Elektronen ab, die durch ein externes Potential gesteuert werden. Die Ebenen werden durch mehrere Tunnelschichten erzeugt (multi tunnel junction, MTJ) die im Detail unterschiedliche Aufgaben erfüllen (siehe REM-Bild einer MTJ in Bild 6.2.7). In den meisten Fällen werden 3 Tunnelbarrieren gezeigt, bei denen die äußeren nur als Diffusionsbarrieren dienen und die mittlere als sogenannter Verschluß (shutter) mit für den Schaltvorgang verantwortlich ist. Im Prinzip funktioniert das Schalten wie bei einen gewöhnlichen MOSFET mit dem Unterschied, daß der shutter als zusätzliche Potentialbarriere dient und die Ladung auf dem Speicherknoten (memory node) zuverlässig isoliert (siehe Funktionsprinzip in Bild 6.2.7). Dadurch kann der PLEDM-Speicher die gegenwärtige Aufteilung in zwei existierenden Speicherbauarten (DRAM und FLASH) überflüssig machen. Während der DRAM-Speicher schnell ist, aber als flüchtiger Speicher seine Informationen beim Ausschalten verliert, bietet der Flash-Speicher auf Kosten einer höheren Zugriffszeit (inklusive Schreibvorgang) eine nichtflüchtige Informationsspeicherung, da die Daten auch nach Abschalten der Versorgungsspannung erhalten bleiben (siehe Tabelle: Konzepte in Bild 6.2.7). Die PLEDMs bestehen aus einem vertikalen und einem planaren Transistor, so daß die Zelle auf einer kleineren Fläche mit einer Verstärkerwirkung arbeiten kann. Der, nun als PLEDTR (Phase-state Low Electron(hole)-number Drive Transistor) bezeichnete, Transistor wird dabei auf dem eines herkömmlichen MOSFETs plaziert (siehe schematischer Querschnitt und Ersatzschaltbild (ESB) in Bild 6.2.7). Im Vergleich dazu bestehen konventionelle DRAMs aus einem Transistor und einem Kondensator. Die PLEDM-Zelle ist besser skalierbar als die konventionellen Konzepte da sie aufgrund der Verstärkerwirkung mit einem größeren Signal-Rausch-Abstand oder mit kleineren Betriebsspannungen arbeiten kann und somit den Weg zu einer Elektronenzahl skalierbaren RAM-Zelle aufweist. Mit der PLEDM-Zelle besteht prinzipiell die Möglichkeit, einen schnellen nichtflüchtigen Speicher herzustellen, indem die Struktur der Grenzschicht im Kanal verändert wird. Zu einer dynamischen Potentialbarriere aufgrund anliegender Steuerspannungen kommt eine statischen Materialbarriere (shutter) hinzu. Der shutter muß dabei durch einen sich selbst begrenzenden Herstellungsschritt realisiert werden, da die Dicke dieser Tunnelbarriere einen exponentiellen Einfluß auf den Stromfluß hat. Dieser neue Speichertyp soll deshalb die schnelle Speicherung und Ausgabe großer Informationsmengen ermöglichen und dabei eine sehr geringe Leistungsaufnahme besitzen, was insbesondere für mobile Anwendungen interessant ist. 171

196 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen PLED word line bit line diffusion barrier shutter diffusion barrier source drain tunnel barriers sense line multi tunnel junction memory node p ground silicon substrate Funktionsprinzip anhand des Leitungsband-Diagramms PLED - Transistor: OFF PLED - Transistor: ON V > 0 GS Source tunnel barriers Source Drain Drain ESB n sense line word line memory node V SS multi tunnel junction bit line Konzepte Nicht-flüchtig (nonvolatility) Zugriffszeit (1st access time) 2 Zellengröße in F (cell size)) SRAM DRAM FLASH PLEDM NEIN NEIN JA JA 10ns 40ns 1000ns 40ns Bild Weiterentwicklung von DRAM bzw. EPROM zu Einzelelektronen-Speicher [Nakazato97, Nakazato00]. 172

197 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen 6.3 Hoch-Volt/Leistungs-MOSFETs Vertikaler Hoch-Volt-Transistor für Flash-EPROMs Anwendungen wie Flash-Speicher oder LCD Displays benötigen hohe Betriebsspannungen von bis zu 20V. Diese Spannungen werden auf dem Chip mittels Ladungspumpen (charge pumps) erzeugt und bei Bedarf zu den Flash-Speicher- oder Dekoderlogik-Schaltungen hinzu geschaltet. Dazu benötigt man Hoch-Volt-Transistoren die ebenfalls auf den Chip integriert werden sollen und diese Betriebsspannungen aushalten können. Derartige Transistoren sind mit besonders großen LDD-Gebieten ausgestattet und besitzen lange Kanallängen um Spannungsdurchgriffe (Punch through) und Leckströme zu unterdrücken. Insbesondere in Flash-Speichern begrenzen derartige Hoch- Volt-Transistoren die Skalierbarkeit der Speicherzellen, da deren Grundfläche nicht im gleichen Maße verkleinert wird wie die restliche Schaltung. Deshalb wird zur Zeit ein skalierbarer Hoch-Volt Trenchgate Transistor untersucht bei dem die Kanallänge tief ins Substrat gefaltet wird (Bild 2.3.1). Durchbruchspannungen von bis zu 15V für Transistoren mit 0,6 µm Trench-Breite und Leckströme unter 1pA wurden bereits erreicht [Landgraf00]. Bei der Untersuchung hat sich auch gezeigt, daß sich die Einsatzspannung in Abhängigkeit vom Radius der Rundung der Ecken zwischen Trench- Boden und Seitenwänden verschiebt. Hoch-Volt-Trench--MOSFET Source Drain n+ source n+ gate (poly-si) n+ drain n+ n+ n n Trench gate oxide p bulk 1.0 µm Graben- Isolation Kanallänge p Substrat Bild REM-Bild eines vertikalen MOSFET für ein Hoch-Volt-Flash [Landgraf00]. 173

198 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen Vertikaler Leistungs-MOSFET (CoolMOS TM ) Bei diesem Beispiel handelt es sich nicht um eine integrierte Anwendung, sondern um einen diskreten Einzelhalbleiter. Es gibt jedoch auch Bemühungen derartige Leistungs- MOSFETs in konventionelle Logikschaltungen auf entsprechend dimensionierten SOI- Wafern zu integrieren. Bei Leistungs-MOSFETs kommt es vorrangig darauf an, den flächenspezifischen On- Widerstand (R DS,ON x A) zu reduzieren. Um hohe Durchbruchspannungen bei konventionellen Hoch-Volt-MOSFETs, die im Bereich von mehreren 100V betrieben werden, zu erreichen, sind relativ dicke und niedrig dotierte epitaktische Schichten notwendig. Diese Schichten verursachen andererseits einen hohen On-Widerstand. Ein typischer konventioneller Leistungs-MOSFET mit diesem Aufbau ist in dem ersten Teilbild von Bild zu sehen. Daneben ist zum Vergleich ein IGBT (insulated gate bipolar transistor) abgebildet der das entsprechende bipolare Pendant zum Leistungs-MOSFET ist. Moderne Weiterentwicklungen des Leistungs-MOSFET konzentrieren sich auf die Optimierung des vertikalen Strompfades durch den Chip. Neben der Multiple Drain mesh TM Technologie von STMicroelectronics gibt es z. B. die CoolMOS TM Technologie von Infineon. Ein typischer CoolMOS Transistor ist in Bild ebenfalls dargestellt [Deboy98]. Die Weiterentwicklung zeichnet sich insbesondere durch eine Optimierung des vertikalen Dotierstoffprofils aus. Dazu werden Spalten von unterschiedlicher Dotierung in die epitaktische Driftzone implementiert. Die durch p-gebiete ummantelte n-spalte kann nun in Abhängigkeit der Spaltentiefe höher dotiert werden, ohne daß der Transistor früher durchbricht. Der Widerstand dieses Strompfads wird erheblich reduziert wie in Bild anhand des Diagramms zu sehen ist. Das Bauelemente-Konzept basiert auf einer Ladungskompensation zwischen der höher dotierten n-spalte und den benachbarten p-spalten. Dadurch ändert sich die Durchbruchspannung des Transistors, nicht aber der On-Widerstand, dieser kann aufgrund der höher dotierten n-spalte erheblich reduziert werden. Die ladungskompensierenden p-spalten tragen jedoch im eingeschalteten Zustand nichts zum Stromfluß bei. Für einen CoolMOS Transistor mit einer Durchbruchspannung von z. B. 600V ergibt sich ein Flächen-spezifischer On-Widerstand von 3,5 Ωmm 2. Ein entsprechender Standard- Leistungs-MOSFET hätte einen ca. vier mal höheren Widerstand. Während der On- Widerstand bei einem Standard-Leistungs-MOSFET parabelförmig mit der Durchbruchspannung geht, ergibt sich für den CoolMOS Transistor ein eher linearer Zusammenhang. In der Tabelle in Bild sind noch einmal die Teilwiderstände des On-Widerstandes aufgeführt. Deutlich ist der Einfluß des Widerstands der epitaktischen Driftzone zu erkennen, der durch die neuen Konzepte reduziert werden kann. 174

199 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen Diskrete Power-MOSFET Hoch-Volt-MOSFET IGBT CoolMOS TM S G E G S G n+ n+ p+ p+ n- - n+ n+ n+ n+ p+ p+ p+ p+ - n- p n p - EPI n- sub + n+ sub p+ n+ sub D C D Zerlegung des Widerstands R in Teilwiderstände DS,ON S R s R n+ R ch n- n+ sub G R a R EPI R sub D n+ p+ 2 R DS,ON x A [ Ωmm ] Standard MOSFET CoolMOS TM Durchbruchspannung V (BR)DSS [V] Im Hoch-Volt-Bereich wird R DS,ON durch R EPI dominiert: V DS R S R n+ R ch R a R EPI R sub 30 V 7% 6% 28% 23% 29% 7% 600 V 0.5% 0.5% 1.5% 0.5% 96.5% 0.5% Durch Optimierung des vertikalen Strompfads beim CoolMOS - TM Konzept, kann der Widerstand RDS,ON erheblich reduziert werden. Bild Weiterentwicklung von Hoch-Volt-MOSFETs [Deboy98]. 175

200 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen 6.4 Optoelektronische Bausteine Bei einer zukünftigen dreidimensionalen Integration von optoelektronisch integrierten Schaltungen (OEIC) und der Verwendung von vertikalen MOSFETs ergeben sich neue Variationsmöglichkeiten im vertikalen Aufbau von Fotodioden, die unter anderem dazu genutzt werden können Farbsensoren oder Farbfilter für enge Wellenlängenspektren herzustellen. Mit sehr dünnen Siliziumstegen lassen sich auch neuartige Ladungsverschiebe-Bauelemente (CCD, charge coupled devices) herstellen wie weiter unten gezeigt wird Fotodioden In Bild sind mehrere Beispiele von Farbfiltern, für Empfänger und Auswerter von Lichtwellen aus einem Lichtwellenleiter, dargestellt. Der Sensor basiert auf der Erkenntnis, daß die Eindringtiefe von Licht mit steigender Wellenlänge exponentiell zunimmt. Fällt Licht seitlich auf einen senkrechten Siliziumsteg, so können mit unterschiedlich dicken Siliziumstegen unterschiedliche Wellenlängen oder Wellenlängenbereiche erfaßt werden. Während kurzwellige (hochfrequente) Strahlung nur in die nahen Oberflächenschichten eindringt, dringt langwellige (niederfrequente) Strahlung in tiefere Schichten ein. Im Ergebnis dringen Strahlungen unterschiedlicher Wellenlänge in unterschiedliche Fotodioden ein, so daß dort durch Ladungsträgergeneration wellenlängenspezifische Fotoströme erzeugt werden. In der Tabelle in Bild sind die Zusammenhänge zwischen der Dicke eines Siliziumstegs und der damit detektierten Wellenlänge näherungsweise dargestellt. Eine Differenzierung der durch die jeweiligen Wellenlängen induzierten Fotoströme kann durch verschiedene, in den Layoutbeispielen dargestellten Anordnungen erfolgen. Die einfachste Anordnung stellt jedoch eine einzelne, in Lichteinfallsrichtung angeordnete Reihe von Fotodioden dar die separat angesprochen werden können. Die Anwendung solcher Sensoren ist im Zusammenhang mit dem erwähnten "interconnect"-problem bei hochintegrierten Schaltungen interessant. Der beschriebene Farbsensor wird auf dem Chip integriert und eignet sich als Empfänger und Auswerter von Lichtwellen aus einem Lichtwellenleiter. Durch die sich daraus ergebende Möglichkeit, einzelne Lichtwellenlängen zu detektieren, kann die Eigenschaft von Lichtwellenleitern, mehrere Signale unterschiedlicher Wellenlänge gleichzeitig zu übertragen, voll genutzt werden. Metallleitungen können im Gegensatz dazu nur ein einziges digitales Signal gleichzeitig übertragen und stören sich bei Potentialunterschieden, aufgrund kapazitiver Kopplungen, gegenseitig ("cross talk"-problem). Aus diesem Grund werden bei VLSI-Logik-Schaltungen aufeinanderfolgende Ebenen von Metallleitungen im Layout jeweils um 90 gedreht. 176

201 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen Farbfilter/Sensor Farbe Wellenlänge (nm) Dicke des Silizium -Steges (nm) Licht- Wellenleiter Vertikaler Siliziumsteg Vertikale Fotodiode ultraviolett violett blau grün gelb orange rot infrarot >8000 Layoutvariante 1 Layoutvariante 2 Wellenlänge 1 Wellenlänge 1 Wellenlänge 2 Wellenlänge 3 hf Wellenlänge 2 Wellenlänge 3 hf Layoutvariante 3 Layoutvariante 4 Wellenlänge 1 Wellenlänge 1 Wellenlänge 2 hf Wellenlänge 2 hf Wellenlänge 3 Wellenlänge 3 Querschnitt zur Layoutvariante 1 Fotodiode Passive Silzium-Stege (Wellenfilter) Metall Passivierung p+ n Wellenleiter hf n hf n hf STI Wanne Substrat n+ n+ Vergütung Wanne Wanne Bild Integrierter Farbfilter/Sensor mit vertikalen Fotodioden [Schulz99]. 177

202 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen Charge Coupled Devices (CCD) Durch Einsatz dünner Siliziumschichten (planar oder vertikal) mit Double-s können neben MOSFETs auch spezielle MOS-Bauelemente wie z. B. Ladungsverschiebungsbauelemente (charge coupled devices, CCD) mit höherer Integrationsdichte realisiert werden. Dabei wird eine dünne Siliziumschicht verwendet, die von zwei getrennten s, auf verschiedenen Seiten des Films, vollständig gesteuert werden kann. Je nach Beschaltung der beiden s können Ladungen von der einen Seite zur anderen Seite der Siliziumschicht verschoben werden. Bei konventionellen planaren CCD-Bauelementen werden die Ladungsverschiebungselemente durch zwei Reihen planarer s hergestellt, die durch zwei, teilweise übereinanderliegende, Polyschichten gebildet werden. Effektiv bleibt jedoch immer ein geringer Teil der Ladung in einem Bereich im Silizium zwischen zwei benachbarten s ungesteuert. Siehe dazu das erste Teilbild in Bild 6.4.2, das ein planares CCD auf einem SOI-Substrat zeigt. Deutlich ist zu erkennen, daß die Siliziumschicht durch die unterschiedlichen s nicht komplett kontrolliert wird. Würde man auf der Unterseite der Siliziumschicht eine versetzte zusätzliche Reihe von s herstellen, könnte die komplette Ladung im Siliziumfilm lückenlos gesteuert werden. Zusätzlich entstehen Überlappbereiche die durch zwei gegenüberliegende s erzeugt werden. Diese Bereiche sind im zweiten Teilbild von Bild als dunkel-graue Bereiche im Siliziumfilm gekennzeichnet. In diesen Bereichen kann die zu verschiebende Ladung direkt von einer Seite im Siliziumfilm auf die andere Seite wechseln, wenn die entsprechende Spannung an den s verändert wird. Durch die Double--Anordnung kann ein direkter Überlappbereich der beiden s für eine schnelle und sichere Ladungsübertragung realisiert werden, da im Übergangsbereich beide s die zu verschiebende Ladung kontrollieren. Genau wie bei den MOSFETs sind planare Double--Strukturen für CCDs schwerer zu realisieren als vertikale Double--Strukturen. Durch eine vertikale Schichtanordnung kann zusätzlich eine höhere Integrationsdichte erreicht werden. Im dritten Teilbild von Bild ist ein entsprechendes vertikales Double--CCD prinzipiell dargestellt. In der Praxis müssen die vertikalen Spacergates noch strukturiert werden, deshalb ist in dem daneben gezeigten Layout eine Möglichkeit dargestellt, wie man dies auch mit konventioneller Lithographie erreichen kann. Der dünne Silziumsteg kann dabei wieder mit einer Nitridspacer-Hardmaske erzeugt werden, wie es in Kapitel 4 für die vertikalen Double--MOSFETs gezeigt wurde. Die dickeren Bereiche (Siliziummesen) werden konventionell mit optischer Lithographie erzeugt. Das spätere Polysilizium-Spacergate folgt nun der Seitenwand dieser Mesen und kann an einer unkritischen Stelle mit einer konventioneller Lithographie und Ätzung unterbrochen werden. Die gegenüberliegende Mesaseite bietet zusätzlich genügend Raum für eine unkritische Kontaktierung eines Spacergates. 178

203 Kapitel 6 : Vertikale MOSFETs in integrierten Schaltungen CCD Poly- Siliziumfilm Oxid Substrat Planares CCD auf SOI-Substrat vergrabenes Planares Double--CCD auf SOI-Substrat Siliziumsteg Siliziummesa Polyspacer Poly- Kontaktloch 1 F 2 Polyspacer auftrennen 1.Siliziumsteg 3 2.Siliziummesa Layout 3.Poly- 4.Spacer 4 öffnen 5.Kontaktloch (6.Metall) Schnittstelle zweier CCD-Elemente : dünner Si-Steg mit zwei entkoppelten s (4 und 3) Einzel- CCD-Zelle 2 Masken : Vertikales Double- -CCD auf Bulk Substrat Bild CCD mit vertikalen Siliziumstegen. 179

204 Kapitel 7 : Zusammenfassung und Ausblick Kapitel 7 ZUSAMMENFASSUNG UND AUSBLICK Die vier Stationen einer Vision : 1. Ignoriert 2. Bekämpft 3. Bestaunt 4. Bestätigt" 7.1 Zusammenfassung Die CMOS-Technologie hat sich in den letzten drei Dekaden zur dominierenden Halbleitertechnologie entwickelt und wird dies auch in der ersten Dekade des 21. Jahrhunderts fortsetzen. Das bedeutet, daß für MOSFETs bis zu 0,07 µm Strukturbreiten keine prinzipiellen Einschränkungen bzgl. einer weiteren Skalierung erwartet werden. Für den unteren Nanotechnologie Bereich (50-1nm) sind jedoch noch keine einsatzfähigen Lösungen bekannt. Bezüglich der konventionellen MOSFET-Architektur können aber schon heute die einfachen Skalierungsregeln aus der Vergangenheit nicht mehr befriedigende Ergebnisse liefern und müssen durch technologische Zusatzmaßnahmen unterstützt werden. Die größten Probleme werden dabei für dünne oxide, niedrige Versorgungsspannungen, hohe Substratdotierungen und den damit verbundenen statistischen Schwankungen diskreter Dotierstoffatome erwartet. Dies bedeutet, daß das bisherige Skalierungskonzept nicht weiter fortgesetzt werden kann (siehe Tabelle 7.1) und neuartige MOS- FET-Konzepte benötigt werden. L = 0,25 µm L = 25nm t OX ~ L/50 5nm 0,5nm x D,max ~L/5 50nm 5nm -2 N B ~ x D,max 2E17cm -3 2E19cm -3 V DD ~ t OX 2,5V 0,25V Tabelle 7.1 Die einfachen Skalierungsregeln verlangen unrealisierbar hohe Anforderungen für zukünftige 25nm MOSFETs. Deshalb werden neue Bauelement-Konzepte benötigt [Hu99]. 180

205 Kapitel 7 : Zusammenfassung und Ausblick Vielversprechende Lösungen liegen in neuen Materialien für das dielektrikum und neuen Bauelementearchitekturen wie SOI (silicon on insulator) und DG (double gate). In diesen Konzepten können die Kanaldotierungen auf niedrigem Niveau belassen werden, da einerseits die Einsatzspannung über die austrittsarbeit eingestellt werden kann (z. B. über den Germaniumanteil in einem Poly-SiGe-), und andererseits ein dünnes Kanalgebiet, aufgrund der geometrischen Struktur, keine parasitären Leckstrompfade mehr zuläßt. Unter der weiteren Annahme, daß die optische Lithographie in wenigen Jahren an ihre technologische bzw. wirtschaftliche Grenze stößt und sich bis dahin keine alternative Lithographie unter Produktionsbedingungen etablieren konnte, ist es sinnvoll die Möglichkeiten einer lithographieunabhängigen Skalierung zu erforschen. Im Rahmen dieser Arbeit wurden verschiedene Konzepte vertikaler MOSFETs mit sub-lithographischen Kanallängen entworfen, hergestellt und charakterisiert. Dazu wurden Einzelprozessmodule von anderen CMOS- und Bipolar-Technologien angepaßt und in einem Gesamtprozeß integriert. Die Gesamtprozessentwicklung fand in einer industriellen Fertigungsumgebung statt und basiert auf minimalen lateralen Strukturbreiten von 0,7-0,4 µm der zur Verfügung stehenden optischen Lithographie. Aufgrund der lithographieunabhängigen Konzepte konnten in dieser Arbeit trotzdem MOSFETs mit Kanallängen von bis zu 50nm realisiert werden. Vergleicht man diese vertikalen MOSFETs in ihrer Leistungsfähigkeit mit planaren MOSFETs einer 0,7-0,4 µm Technologie, so können diese aufgrund ihrer kurzen Kanallänge bessere Kennzahlen erreichen. Im direkten Vergleich mit den Anforderungen der ITRS-Roadmap für planare MOSFETs der gleichen Kanallänge, die z.b. mit einer Ebeam-Lithographie hergestellt werden können, zeigen die vertikalen MOSFETs jedoch etwas schlechtere Kennzahlen, die zum einen auf die noch nicht optimierte Herstellung und zum anderen auf konzeptionelle Nachteile zurückzuführen sind. Grundsätzlich konnte aber gezeigt werden, daß vertikale MOSFETs das Potential haben, die Skalierung der Kanallänge bis tief in den Sub-100nm Bereich fortzusetzen. Neben der Verbesserung bestehender Anwendungen besitzen vertikale Transistoren, im besonderen als Double-- Architektur, zusätzliche Freiheitsgrade, die neuartige Anwendungen ermöglichen. Andererseits besitzen die vertikalen MOSFET-Konzepte auch Schwachstellen gegenüber ihren planaren Pendants, so daß eine Verdrängung planarer durch vertikaler MOSFETs in einigen Anwendungen, wie z.b. in schnellen Logikschaltungen, nicht absehbar ist. Ebenfalls ist der Aufwand der Umstellung der Gesamtprozesse sowie die Optimierung einzelne Prozessschritte nicht zu unterschätzen. Trotzdem erscheint ein Gesamtprozeß, in dem vertikale und planare Transistoren gleichzeitig integriert werden, sinnvoll, da zum einen ein Trend zu einer Diversifizierung von Transistoren in unterschiedliche Typen (high performance, low power, RF, BiCMOS) schon eingesetzt hat und andererseits vertikale MOSFETs eine höhere Packungsdichte erreichen, was speziell für integrierte Systeme (system on chip, SOC) interessant ist. 181

206 Kapitel 7 : Zusammenfassung und Ausblick 7.2 Ausblick Im Gegensatz zu GaAs- oder Bipolar-Technologien, die durch die CMOS-Technologie in Nischen gedrängt wurden, handelt es sich beim Ansatz vertikaler Transistoren um eine alternative Fortsetzung der Skalierung von Feldeffekt-Transistoren evtl. bis hin zu Quanteneffekt-Transistoren. Der Paradigmawechsel liegt in der Art und Weise, wie weiter skaliert wird. Anstatt die Kanallänge durch einen Lithographieschritt zu definieren, wird diese durch Schichtabscheidungen bestimmt. Weiterentwicklungen im Bereich der Atomlagenabscheidung (atomic layer deposition, ALD) werden den Einbau neuer Materialien in Silizium basierte Gesamtprozesse beschleunigen und somit auch die Anzahl vertikaler Bauelemente und Konzepte stetig erhöhen. Die Qualifizierung vertikaler MOSFETs für unterschiedliche Speicherprodukte wurde und wird zur Zeit durchgeführt. Wie stark sich vertikale MOSFETs in anderen Anwendungen etablieren, hängt schließlich von den Fortschritten in der Entwicklung neuartiger Lithographiesysteme (next generation lithography, NGL) ab. 182

207 Anhang Anhang A GRUNDGLEICHUNGEN Im folgenden Anhang werden einige wichtige elektrische Größen in Form von Grundgleichungen und Diagrammen in Abhängigkeit der Kanaldotierung dargestellt. Diese Größen sind häufig Teil von Definitionsformeln der wichtigsten elektrischen Kennzahlen, die anschließend in Anhang B diskutiert werden. Fermipotential mit der Temperaturspannung: Boltzmannkonstante: N A Φ F = VT ln ni k B T VT = 26 mv, e 23 J 5 ev k B = 1,38*10 = 8,62*10, K K 10 = 1,5*10 cm 3 Intrinsische Eigenleitungsdichte: n i bei T=300K (A-1) 0.7 Φ F,A ;-Φ F,D (V) T=27 C (300K) T=100 C (373K) N A,D (cm ) Bild A.1 Das Fermipotential in Abhängigkeit von der Kanaldotierung. 183

208 Anhang Bulk-Source/Drain (pn)-übergang Diffusionsspannung (built in): V bi V N A N ln ni = T 2 D (A-2) Weite der Raumladungszone (depletion layer) zwischen Source/Drain und Bulk: w dep, S = w dep, D = ε ε 2 0 Si ( V + V ) e bi DS 1 N A + 1 N D (A-3) V bi (V) -3 N D= 1E21cm T=100 C (373K) N A (cm) T=27 C (300K) w depletion,s/d (m) V DS=2V V DS=1V V DS=0V N A (cm) -3 N D= 1E21cm Bild A.2 Das Built-in-Potential und die Weite der Raumladungszone zwischen Source/Drain und Bulk in Abhängigkeit von der Kanaldotierung. 184

209 Anhang Kapazitäten Oxidkapazität: C OX A = ε 0 ε OX bzw. t OX C C A = OX (A-4) OX Sperrschichtkapazität: C dep A = ε 0 ε Si bzw. w dep C C dep dep = (A-5) A Mit der Grundfläche Dielektrizitätskonstanten: A = WL, wobei in der Regel auf W 1µ m 14 As ε 0 =8,854 * 10, ε OX = 3, 9, ε Si =11, 9. Vcm = normiert wird, und den Weite der Raumladungszone (depletion layer) zwischen und Bulk/Kanal: w dep, G 2ε Si = 0 ε 2 e N A Φ F (A-6) 10-5 w depletion, (m) T=27 C (300K) T=100 C (373K) w dep= 100nm N A= 1E17cm -3 w dep= 11nm N A= 1E19cm w dep= 35nm N A= 1E18cm N A,D (cm ) Bild A.3 Die Weite der Raumladungszone am in Abhängigkeit von der Kanaldotierung. 185

210 Anhang Widerstände Der Eingangswiderstand R GS eines Transistors ist sehr hochohmig (=Leerlauf). Der Ausgangswiderstand R DS eines Transistors setzt sich aus Source-, Kanal- und Drain-Widerständen zusammen. Bei planaren Transistoren sind Source- und Drain- Widerstände identisch und der Kanalwiderstand trägt im eingeschalteten Zustand mit über 90% zum gesamten Ausgangswiderstand bei. R DS = RS + Rch + RD (A-7) Der Ausgangswiderstand ist dabei abhängig vom Arbeitspunkt: Linearer Bereich Sättigungsbereich V R = DS DS, lin ; I DS V R = DD DS, sat, I ON R DS R DS 1 g V I = nimmt mit steigender spannung ab. DS, lin Early (siehe CLM-Effekt in Kapitel 2). Die Source- und Drain-Widerstände setzten sich wiederum aus Kontakt-, Ausdehnungs- (spreading) und Akkumulations-Widerständen zusammen, wobei die letzteren meistens vernachlässigbar klein sind. Ebenso werden Schichtwiderstände durch Silizide vermieden: R R = R + R + R S = mit dem Kontaktwiderstand: D C Sp Ac ON R ρ c C = (A-8) Ac Der Kanalwiderstand wird im wesentlichen durch die Kanaldotierung bestimmt, die invertiert werden muß: L ρ s, n = R mit dem Schichtwiderstand: R = (A-9) R ch G W Spezifischer Kontaktwiderstand: Spezifischer Schichtwiderstand: ρ c [ Ωcm 2 ] 0.9V 0.8V 0.7V 0.6V 0.5V 0.4V Φ Bn Beispiel: Al - n+si Kontakt: Alu: ΦBn=0.74V n+si: N A=5E20cm 2 ρ =5E-8Ωcm c 2 ρ c = exp 1 s, n σ s, n ε ε m 0 D Si * G φ N ρ =, mit σ s, n = e n µ n und A Bn D ρ s [ Ωcm] ρ s,n ρ s,p t Si n = N (A-10) (A-11) N [cm] N [cm ] D -3 A,D Bild A.4 Kontakt- und Schicht-Widerstand in Abhängigkeit von der Kanaldotierung.

211 Anhang Flachbandspannung p-silizium (p-si bulk, nmos) V FB 1 = e N V ( Φ ) + M χ Si Wg VT ln N A (A-12) n-silizium (n-si bulk, pmos) V FB 1 = e N C ( Φ ) + M χ Si VT ln N D (A-13) Im Bild A.5 sind neben den beiden Standard--Materialien n+ und p+ dotiertes Polysilizium auch das schon in Kapitel 3 diskutierte Midgap--Material p+ dotiertes Germanium jeweils für p und n dotiertes Siliziumsubstrat dargestellt. Ebenfalls in Kapitel 3 befindet sich eine Tabelle mit Austrittsarbeiten Φ M unterschiedlicher Materialien V (V) FB p+poly-si /n-si bulk p+ge /n-si bulk p+poly-si / p-si bulk n+poly-si / n-si bulk p+ge /p-si bulk n+poly-si /p-si bulk N A,D (cm ) Bild A.5 Die Flachbandspannung in Abhängigkeit von der Kanaldotierung. 187

212 Anhang Effektives E-Feld und effektive Beweglichkeit nach der Matthiessen Regel Elektrische Feldstärke E eff V G F = + (A-14) 6 t OX 2 φ w dep, G Elektronenbeweglichkeit µ eff 1 = (A-15) µ µ ap sr Mit experimentellen Daten und Abschätzungen von Intel nach [Skotnicki00] für den: Anteil der akustischen Phononen (ap) µ (A-16) = ap Eeff Anteil der Oberflächenstreuung (sr) µ (A-17) = sr Eeff 10 E eff (MV/cm) µ eff (cm /V/s) µ ap t OX=2nm, V G=1.5V 100 µ eff µ sr 1 t OX=3nm, V G=1.5V t OX=2nm, V G=1.0V t OX=3nm, V G=1.0V N A (cm) E eff (MV/cm) 10 Bild A.6 Das effektive E-Feld und die Beweglichkeit in Abhängigkeit von NA. 188

213 Anhang Anhang B ANSÄTZE ZUR ANALYTISCHEN BESCHREIBUNG VON DOUBLE-GATE-MOSFETS B.1 Die Einsatzspannung V th (threshold voltage) Die Einsatzspannung ist der wichtigste elektrische Parameter, sie definiert diejenige Steuerspannung V GS, bei welcher der Transistor vom ausgeschalteten in den eingeschalteten Zustand, oder umgekehrt, wechselt. Wie der Name schon sagt, kennzeichnet diese Spannung das Einsetzen der Inversion und die Ausbildung eines leitfähigen Kanals. Diese Einsatzspannung setzt sich aus drei Anteilen zusammen: V = V + 2 Φ + V. th FB F OX Neben der Flachbandspannung V FB, und der eigentlichen Bandverbiegung zur Inversion 2Φ F muß noch eine Spannung V OX zur Kompensation der, durch die Substratladung Q B geschaffenen, Potentialbarriere aufgebracht werden. Im folgenden werden nun die Einsatzspannungen der einzelnen MOSFET-Konzepte verglichen, die sich insbesondere im dritten Anteil, aufgrund ihrer unterschiedlichen geometrischen Strukturen, voneinander unterscheiden. Der erste Fall ist der konventionelle Bulk-MOSFET: Bulk: V = + Φ + 2Φ th V FB 2 γ (B-1) F F Mit dem Substratsteuerfaktor: γ = qn A C 2ε ε ' OX 0 Si (B-2) Um die Abhängigkeit der Einsatzspannung von der geometrischen Struktur besser verdeutlichen zu können, wird der letzte Term etwas anders dargestellt: V th t OX = VFB + 2 Φ F + qn A wrlz (B-3) ε 0 ε OX Mit der maximalen Weite der Raumladungszone (RLZ): w RLZ = 4ε 0 ε Φ Si q N A F (B-4) 189

214 Anhang Für das SOI-Konzept ergibt sich nach [Colinge91]: SOI: V th t OX = VFB + 2 Φ F + qn A t Si (B-5) ε 0 ε OX Und dementsprechend für das symmetrische Double Konzept (ohne eventuelle DG-Effekte wie z.b. die Volumeninversion zu berücksichtigen): Double-: V th tox t Si = VFB + 2Φ F + qn A (B-6) ε ε 2 0 OX Für den Spezialfall Kanallänge=Kanalweite beim Double ergibt sich nach [Auth98]: Surrounding-: V th tox t Si = VFB + 2Φ F + qn A (B-7) ε ε 4 0 OX In dieser Darstellung erkennt man den Einfluß der Weite der Verarmungszone w RLZ (oder auch w dep ) bzw. der Siliziumschichtdicke t Si. Im Vergleich zu einem Bulk- MOSFET nimmt bei den anderen Konzepten die Abhängigkeit der Einsatzspannung von der Kanaldotierung linear mit dem Faktor (Siliziumschichtdicke/Anzahl der grenzflächen) ab. Bei den neueren Konzepten wird also die Einsatzspannung verringert, weil keine zusätzliche Ladung auf das für eine Ausweitung der Raumladungszone aufgebracht werden muß. Der Einsatzpunkt der Inversion ist schärfer definiert, da nicht mehr eine dynamische Raumladungszonenweite sondern die konstante Siliziumschichtdicke entscheidend ist. In den obigen Formeln ist gut zu erkennen, wie Schichtdicke und Anzahl der Seitenflächen der s die Einsatzspannung immer unempfindlicher gegenüber der Substratdotierung werden lassen. Andererseits wirkt sich eine Schwankung in der Siliziumschichtdicke auch sofort auf die Einsatzspannung aus. Aus diesem Grund ist auch die Reduzierung der Kurzkanaleffekte abhängig von der Siliziumschichtdicke [Auth98]. In Bild B.1 sind die Einsatzspannungen der unterschiedlichen Konzepte im Vergleich und in Abhängigkeit der Kanaldotierung sowohl für n-kanal als auch p-kanal MOS- FETs zu sehen. Dabei wurden die technologischen Werte (t Ox =3nm, t Si =50nm) aus den Experimenten eingesetzt. Für das Double--Konzept wurde zusätzlich ein zweiter Fall mit halbierten Werten berechnet. In allen vier Teilbildern zeigt die rechte y-achse die Einsatzspannung für einen p-kanal MOSFET und die linke y-achse die Einsatzspannung für einen n-kanal MOSFET an. Die rechte Achse ist um ein halbes Volt versetzt, so daß man leicht die realisierbaren Möglichkeiten für einen symmetrischen CMOS-Entwurf erkennt. Das heißt symmetrische Einsatzspannungen von V th,n = +0,2V bis +0,3V und V th,p = -0,2V bis -0,3V sind nur dann möglich, wenn sich die entsprechenden Kennlinien in diesem Bereich, welcher im Bild grau dargestellt ist, schneiden. 190

215 Anhang Dies ist nur zweimal der Fall, zum einen für undotierte Substrate mit einem Midgap- (hier p+ Ge) und zum anderen bei hochdotierten Substraten und dual (n+/p+ Poly). Es ist klar zu sehen, daß im ersten Fall sich die Einsatzspannung auch bei großen Schwankungen in der Kanaldotierung nicht merkbar ändert. Während im zweiten Fall sich schon kleinere Schwankungen in der Dotierstoffkonzentration zu relativ großen Schwankungen in der Einsatzspannung auswirken. Für ein zuverlässiges Bauelement ist damit der erste Fall zu bevorzugen welches allerdings ein neues material erfordert. Im letzten Teilbild ist zu sehen wie stark die Kanaldotierung ansteigen muß, um die gewünschten Einsatzspannungen zu erzielen, wenn die oxiddicke auf 1,5nm reduziert wird V (V) th,nmos Bulk t Ox=3nm t=w Si depletion p+ poly-si p+ Ge n+ poly-si V (V) th,nmos DG t Ox=3nm t=50nm Si p+ poly-si p+ Ge n+ poly-si N A,D (cm ) V th,pmos (V) p-si bulk -3 N A,D (cm ) V (V) th,pmos p-si bulk n-si bulk n-si bulk V (V) th,nmos SOI t Ox=3nm t=50nm Si p+ poly-si p+ Ge n+ poly-si V (V) th,nmos DG t Ox=1.5nm t =25nm Si p+ poly-si p+ Ge n+ poly-si V (V) th,pmos p-si bulk n-si bulk -3 N A,D (cm ) V th,pmos (V) N A,D (cm ) p-si bulk n-si bulk Bild B.1 Vergleich der Einsatzspannung der Konzepte in Abhängigkeit von NA,D. 191

216 Anhang B.2 Die Unterschwellsteigung S (subthreshold slope) Die Hauptanwendung eines Transistors im digitalen Betrieb ist das Umschalten zwischen einem leitenden und einem sperrenden Zustand. Die halblogarithmische Darstellung der Eingangskennlinie eines Transistors verdeutlicht diese Schaltfunktion am besten. Wie schnell der Transistor nun vom ausgeschalteten in den eingeschalteten Zustand wechseln kann, wie steil also der Kennlinienverlauf ist, wird durch die inverse Steigung der Kennlinie im Unterschwellbereich beschrieben. Der Zusatz "inverse" wird fälschlicherweise meist weggelassen. Der Unterschwellbereich liegt zwischen dem ausgeschalteten Zustand (V GS =0) und dem Start der Inversion, also der Einsatzspannung (V GS =V th ). S dv ln(10) GS = = (B-8) d(log I d(ln I D ) D ) Ein kleiner S-Wert bedeutet also eine große Steigung in der Kurve. Dies bedeutet wiederum, daß mit kleinen Steuerspannungsänderungen V GS größere Stromänderungen erreicht werden. Die Optimierung der Unterschwellsteigung ist deshalb so wichtig, weil mit einem kleinen S-Wert der Treiberstrom vergrößert werden kann, ohne dabei den Leckstrom zu erhöhen. Die Unterschwellsteigung S beschreibt qualitativ die Fähigkeit der elektrode vom OFF in den ON-Zustand umzuschalten. Bei einer idealen Steigung folgt dabei das Kanalpotential Φ S direkt dem potential V GS. dv GS dv S dφ GS S (B-9) Im folgenden wird in erster Näherung am MOS-Kondensatormodell gezeigt, daß das Bulk-Konzept gegenüber dem Double- eine systematisch schlechtere Unterschwellsteigung besitzt. Bulk Double V GS Φ S V GS Φ S V GS C OX C RLZ C OX C OX Bild B.2 Vergleich von Bulk- und Double--Konzept im MOS-Kondensator-Modell. 192

217 Anhang Bulk: Das Kanalpotential Φ S kann man als Potential zwischen zwei Kondensatoren betrachten. Der erste Kondensator C OX wird vom, oxid und Kanalgebiet gebildet, der zweite Kondensator C RLZ ist das Kanalgebiet, die Raumladungszone und das restliche Substrat des Transistors. Dies ist eine Serienschaltung von zwei Kondensatoren, bei der die Änderung des Kanalpotentials in Abhängigkeit von der Änderung des potentials erfolgt. Nach Bild B.2 ergibt sich ein einfacher Spannungsteiler vom zum Substrat. V Φ GS S ( Z = OX + Z Z RLZ RLZ ) C = C RLZ OX + 1 (B-10) Da eine Veränderung des Kanalpotentials einer Veränderung des Kanalstroms entspricht, ergibt sich: S (mv/dec.) T = 373K T = 300K C S VT ln( 10) 1 + C = OX N A,D (cm ) RLZ t ox = 5nm 4nm 3nm 2nm nm 4nm 3nm 2nm Bild B.3 Abhängigkeit der Unterschwellsteigung S von der Kanaldotierung. (B-11) Double-: Beim Double--Konzept ergibt sich auf Grund der geometrischen Symmetrie ein direktes Steuerverhältnis dv GS =dφ S, da die parasitäre Raumladungskapazität durch eine zweite Steuerkapazität ersetzt wird (siehe Bild B.2). 2V Φ GS S ( Z = OX Z + Z OX OX ) = 2 (B-12) Daraus folgt eine ideale Unterschwellsteigung von S = V T ln(10) =60mV/Dekade, bei Zimmertemperatur (V T =26mV). 193

218 Anhang B.3 Der Treiberstrom I ON (drive current) Bulk: In Schaltungssimulations-Modellen für Kurzkanal Bulk-MOSFETs, wie z. B. im BSIM3v3-Modell, wird die bekannte Langkanalnäherung der Stromgleichung durch Zusatzterme für die in Kapitel 2 beschriebenen Kurzkanaleffekte (SCE, CLM, DIBL und SCBE) erweitert. Diese Erweiterungen versucht man physikalisch durch sogenannte charakteristische Längen und Spannungen zu erklären. Dabei spiegeln diese Zusatzterme indirekt die immer komplexeren Dotierstoffverteilungen im Kanalgebiet wieder und müssen zunehmend mit unphysikalischen Korrekturfaktoren versehen werden. I ON = I D, Langkanal + I Kurzkanaleffekte (B-13) Mit der Langkanalnäherung der Stromgleichung [Hoffman98]: I D 1 2 = µ C ' ( V V ) 2 (B-14) n OX W L GS th Double-: Der ON-Strom eines Double--MOSFET setzt sich aus zwei Anteilen zusammen. Einerseits aus dem konventionellen Stromanteil durch die Oberflächeninversion des s an der Grenzfläche und andererseits aus einem Volumenstromanteil der durch Überlagerung beider wirkungen im zentralen Volumen der Siliziumschicht entsteht. Aufgrund der Abschirmwirkung beider s auf das Drainpotential werden parasitäre Stromanteile besser unterdrückt als beim Bulk-Konzept. Daraus ergibt sich für den Treiber-Strom eines Double--MOSFET: I ON = 2 I Oberfläche + I Volumen (B-15) Wobei, aufgrund der geometrischen Struktur, der Oberflächenstromanteil dem doppelten Stromwert eines Bulk-MOSFET entspricht. Wie groß der Volumenstromanteil tatsächlich ist konnte noch nicht eindeutig nachgewiesen werden. Bzgl. des Stromwertes ist ein entscheidender Parameter die Siliziumschichtdicke. Wird die Siliziumschichtdicke zu dünn, steigt der Strom bei höheren Drainspannungen nicht weiter an, der Strom nähert sich einem Sättigungswert. Im Extremfall nimmt der Strom aufgrund der geometrischen Beschränkung wieder ab. Eine zunehmende Bedeutung bekommt deshalb auch die Ladungsträger-Beweglichkeit an Oberflächen und im Volumen von sehr dünnen Siliziumschichten. 194

219 Anhang B.4 Der Leckstrom I OFF (leakage current) Der Leckstrom oder Unterschwellstrom eines MOSFET ist der Diffusionsstrom der Minoritätsladungsträger, die die Potentialbarriere zwischen Source und Drain überwinden, oder in dieser generiert werden und zum Drain abfließen. Danach ergibt sich nach [Colinge91] folgende Strombilanz: I subthreshold W = q tsi Dn [ n(0) n( L)] (B-16) L Mit dem Diffusionkoeffizient D n = V T µ n Minoritätsträger am Source-Übergang n(0) = Minoritätsträger am Drain-Übergang n(l) = n N n N 2 i A e Φ V T S 2 Φ S DS i A e ( V T V ) (B-17) (B-18) (B-19) Bulk: Dieser ideale Unterschwellstrom wird nun durch parasitäre und strukturabhängige Stromanteile der erwähnten Kurzkanaleffekte überlagert. I OFF = I subthreshold + I Kurzkanaleffekte (B-20) Double-: Der Leckstrom eines Double--MOSFET ist geringer als der eines Single-- MOSFET, da parasitäre Leckstrompfade im tiefen Substrat nicht mehr möglich sind, und die Abschirmwirkung beider s auf das Drainpotential effektiver ist als beim Single--MOSFET. Dazu muß allerdings ein entsprechendes material verwendet werden. I OFF = I subthreshold (B-21) Werden tatsächlich alle parasitären Stromanteile unterdrückt, gilt der ideale Wert von: I OFF I = V exp ON GS V S th (B-22) 195

220 Anhang Band-zu-Band-Tunneln Unter I Kurzkanal sind alle parasitären Effekte zusammengefaßt die den Strom im ausgeschalteten Zustand erhöhen. Der wesentliche Stromanteil, bei einer Zunahme der Substratdotierung, ist der Substratleckstrom aufgrund des Band-zu-Band-Tunnelns (Zener- Durchbruch). Wie in Kapitel 5 bei den vertikalen Stufentransistoren mit hohen homogenen Substratdotierungen von 5*10 18 cm -3 bis 1* cm -3 zu sehen war, nimmt der Leckstrom mit steigender Dotierung und Drainspannung zu. Im folgenden wird dieser Leckstromanteil etwas genauer betrachtet. Der Zener-Durchbruch findet statt, wenn das anliegende elektrische Feld groß genug ist eine Elektronenbindung aufzubrechen und die Ladungsträger durch die verbotene Zone hindurchtunneln können. Aufgrund der Wellennatur der Elektronen besteht eine bestimmte Wahrscheinlichkeit, daß ein Elektron die Bandlücke überwindet und das Valenzband des p-halbleiter erreicht. Dieses befindet sich aufgrund der hohen Dotierung und angelegten Spannung mindestens auf dem gleichen energetischen Niveau wie das Leitungsband des n-halbleiters. E C RLZ E V p n E g Θ x Tunnel Bild B.4 Band-zu-Band-Tunneln unter Annahme einer dreieckigen Potentialbarriere. Die Herleitung der Tunnelwahrscheinlichkeit für die dreieckige Potentialbarriere ist detailliert in [Sze81] beschrieben. Die Tunnelwahrscheinlichkeit wird über die Wellenzahl (Kristallimpuls) k(x) eines Teilchens vor dem Tunnelvorgang entwickelt. k( x) 2m D = 2 * ( ) W pot W Teilchen (B-23) wobei für W pot = 0,5 E g und W Teilchen = q E max x Tunnel angenommen wird. Da der Stromfluß in der vertikalen Stufenvariante aus Kapitel 5 sowohl in lateraler als auch in vertikaler Richtung verläuft, wird die richtungsunabhängige Zustandsdichtemasse m de verwendet, die sich aus einer Mittellung über alle Raumrichtungen ergibt. m 1 * * * * * * ( ) ( ) 1 3 m 3 1 m2 m3 = ml mt mt 0, 33 m0 = (B-24) de = 196

221 Anhang Die Massen m 1 *, m 2 * und m 3 * sind die effektiven Massen zu den kristallographischen Hauptachsen [100], [010] und [001] die sich aus der Parabelnäherung für das Leitungsband mit dem longitudinalen Anteil m l * = 0,98 m 0 und dem transversalen Anteil m t * = 0,19 m 0, ergeben. E = D k k x y k z m1 m2 m3 (B-25) Bei diesem Ansatz wurde zusätzlich das "Bandgap narrowing" berücksichtigt, welches für Dotierungen über 1*10 18 cm -3 nicht mehr zu vernachlässigen ist. Nach [Sze81] gilt folgende Erniedrigung des Bandabstandes in mev (Bild B.5): E g = 22.5 N A 1E18 (B-26) E [mev] g 1000 x [nm] Tunnel V DS 0.01V N A [cm] 2.0V N A [cm] Bild B.5 Verringerung derbandlücke um Eg bei zunehmender Dotierung (Bandgap narrowing Effekt). Sowie Tunnellängen in Abhängigkeit von der Dotierung NA für ND=1*10 21 cm -3. Die Kurvenschar zeigt Ergebnisse für Drainspannungen von 2V, 1,5V, 1,0V, 0,5V und 0,01V. Aus der Dreiecksbarrieren-Näherung ergibt sich dann die Tunnellänge x Tunnel zu (Bild B.5): x E g Tunnel =. (B-27) e E max Dabei wird die Sperrschichtsnäherung des abrupten pn-übergangs angewendet, wobei die max. elektrische Feldstärke am metallurgischen pn-übergang auftritt. 197

222 Anhang 2 ( VD + VDS ) 2 e N A N D E max = = ( VD + V w ε ε N + N RLZ 0 Si A D DS ) (B-28) E [MV/cm] max N D = 1*10 cm 2.0V 1.5V 1.0V 0.5V 0.01V V DS E [MV/cm] max N D = 1*10 cm 2.0V 1.5V 1.0V 0.5V 0.01V V DS N A [cm] N A [cm] Bild B.6 Elektrische Feldstärke am pn-übergang für ND=1*10 21 cm -3 und ND=1*10 19 cm -3. Neben dem idealen pn-übergang, mit einer Stufe im Dotierungsprofil von N D =1*10 21 cm -3 auf N A =5* *10 19 cm -3, wird auch der reale Fall betrachtet bei dem die Wannendotierung am metallurgischen Übergang auf ca. N D =1*10 19 cm -3 reduziert ist (Bild B.6). Wie aus den SIMS-Messungen zu erkennen ist wird durch den "channeling- Effekt" bei einer 0 -Implantation der pn-übergang unschärfer (siehe Kapitel 4), so daß ein ideales Stufenprofil nicht angenommen werden darf. Für den Band-zu-Band-Tunnelstrom ergibt sich schließlich nach [Sze81] folgender Ausdruck: I 3 2 mde q EmaxVDS = A Θ 2 4 π D E Tunnel 2 g (B-29) Die Grenzfläche A des pn-übergangs ist für den vertikalen MOSFET beträgt 2 µm 2 und ist aufgrund des unsymmetrischen Aufbau bedeutend, wie auch in Kapitel 5 für die unterschiedlichen Betriebsarten gezeigt wurde. Θ ist die Tunnelwahrscheinlichkeit durch die Barriere, wobei die quanten-mechanischen Größen im Tunnelfaktor B zusammengefaßt sind. Die Einheit von B ist [kg m -2 A -1 s -3 ] und entspricht [V m -1 ]. Θ = exp B E max, B 4 2 m E 3 / 2 = de g (B-30) 3 q D 198

223 Anhang I [A] D N D = 1*10 cm * * N [cm] A 2.0V 1.5V 1.0V 0.5V 0.01V V DS I [A] D N D = 1*10 cm * * N [cm] A 2.0V 1.5V 1.0V 0.5V V DS 0.01V Bild B.7 Band-zu-Band-Tunneln. In Bild B.7 sind die Tunnelströme wieder für beide pn-übergänge dargestellt. Für den unscharfen pn-übergang wurden ebenfalls die Messwerte aus zwei verschiedenen Losen eingetragen (siehe Kreise). Das erste Los hatte eine Substratdotierung von N A =1-2*10 18 cm -3, während im zweiten Los ein Splitt mit den Dotierungen 5*10 18, 7*10 18 und 1*10 19 cm -3 verwendet wurde. Es ist gut zu erkennen, daß mit zunehmender Dotierung und zunehmender Drainspannung die Band-zu-Band-Tunnelströme den OFF-Strom des MOSFET dominieren. Als untere Begrenzung wurde ebenfalls der Diodensperrstrom (gestrichelte Linien, Bild B.7) eingefügt. Da für die Dotierungen von N A =2*10 18 cm -3 keine Band-zu-Band- Tunnelströme mehr in Frage kommen bestimmen hier andere Effekte die untere Grenze des Stromes. Nimmt man die Diodenkennline für den Sperrfall zur Hilfe, erhält man über eine Schar von Drainspannungen einen Abschätzung für den Korrekturterm N. I V DS = I S exp 1 N VT (B-31) Der Emissionskoeffizient N liegt nach [Reisch98] normalerweise zwischen 1 und 2. Aufgrund der nicht abrupten pn-übergänge ergibt sich hier ein Emissionskoeffizient von 10, was auf sehr schlechte pn-übergänge hindeutet. 199

224 Anhang I [A] D V =0V GS Messung 9E18 7E18 6E18 Rechnung V DS [V] Bild B.8 Vergleich der Messungen und Rechnungen zum Band-zu-Band-Tunneln. Trägt man den obigen Vergleich mit vertauschten Parametern (N A und V DS ) auf, erkennt man aufgrund der vielen Messpunkte über die Spannung, die gute Übereinstimmung von Messung und Rechnung für höhere Spannungen. Dotierung 11 B nach SIMS 11 B und 10 B = B B nach Formel Wafer 13 7E18 cm -3 8,75E18 cm -3 9E18 cm -3 Wafer 14 5E18 cm -3 6,25E18 cm -3 7E18 cm -3 Wafer 15 4E18 cm -3 5E18 cm -3 6E18 cm -3 Tabelle B.1 Vergleich der Messungen und Rechnungen zum Band-zu-Band-Tunneln. Aus SIMS-Messungen von Wafern aus dem gleichen Los, sind die Konzentrationen des Bor-Isotops 11 B bekannt. Die normale Isotopenverteilung von Bor ist ca. 80% 11 B bzw. 20% 10 B. Die 11 B Konzentration ergibt mit den Isotopenkorrekturfaktor von 1,25 multipliziert die tatsächlich vorhandene und elektrisch aktive Borkonzentration im Halbleiter. Zum Vergleich sind in Tabelle B.1 auch die besten Fit-Werte aus Bild B.7 aufgeführt.. Die geringen Unterschiede zwischen Messung und Rechnung ergeben sich zum einen daraus, daß die SIMS-Messungen nicht von den gleichen Wafern stammen wie die elektrischen Messungen. Zum anderen ist es unzureichend die Borkonzentration über die Substrattiefe als konstant anzunehmen. Insbesondere an der Substratoberfläche kommt es in der Nähe von thermisch gewachsenen Oxiden zu einer Abreicherung von Bor, die nicht vernachlässigbar ist. 200

225 Anhang Bei niedrigen Strömen im Bereich von 1*10-12 bis 1*10-13 begrenzt die Meßgenauigkeit des Parameter-Analyzers und zusätzliche Tunnelströme über das oxid, die ebenfalls in dieser Größenordnung vorhanden sind, die Übereinstimmung von Messung und Rechnung. Da die Band-zu-Band-Tunnelströme nicht von der Temperatur abhängig sind, ergibt sich mit einer temperaturabhängigen Messung eine gute Kontrollmöglichkeit zur sicheren Identifikation dieses Effektes (siehe Bild B.9). I [A] D V =0.0V GS V =2.0V DS V =1.5V DS V =1.0V DS V =0.5V DS V =0.05V DS T [ C] Bild B.9 Band-zu-Band-Tunnelströme sind nicht von der Temperatur abhängig. 201

226 Anhang ANHANG C : LITHOGRAPHIE Da in dieser Arbeit die Annahme gemacht wurde, daß die optische Lithographie in absehbarer Zeit an ihre praktischen bzw. finanziellen Grenzen stoßen wird, soll diese Annahme anhand einer Trend-Darstellung erläutert werden. An dieser Stelle soll auch noch einmal betont werden, daß diese Annahme nicht unbedingt zureffen muß. In der Vergangenheit wurde schon oft das Ende der optischen Lithographie vorhergesagt und man hat immer neue Möglichkeiten gefunden die Leistungsfähigkeit der optischen Lithographie zu erhöhen und Randeffekte nutzbar zu machen. Nur deshalb ist es überhaupt möglich, Strukturen kleiner als die Wellenlänge der verwendeten Lichtquellen zu erzeugen. Diese Hilfsmaßnahmen, die zur Zeit schon in der Produktion eingesetzt werden, sind z.b. Phasenmasken (phase shift mask) und Korrekturberechnungen (optical proximity correction, OPC). Andererseits sind noch keine neuartigen Lithographietechniken (next generation lithographie, NGL) für sub- 70nm Technologieknoten vorhanden die ihre Produktionstauglichkeit gezeigt hätten Strukturgröße (MFZ) [nm] g-line Licht λ i-line ? NGL Über Nahe Sub Wellenlänge Jahre 2012 Bild C.1 Trägt man die zu strukturierenden Technologie-Knoten (minimum feature size, MFZ) gemeinsam mit der Wellenlänge der verwendeten Lichtquelle in ein Diagramm auf, erkennt man, daß seit Ende der neunziger Jahre Strukturgrößen kleiner als die verwendete Lichtquelle erzeugt werden. Diese zunehmende Diskrepanz bezeichnet man als "subwavelength gap". 202

227 Anhang ANHANG D : FOWLER-NORDHEIM-TUNNELN Fowler-Nordheim characteristic, p+polygate, p-channel, Injection, k=2.2v 1.E+08 1.E+06 IG (A/cm 2 ) 1.E+04 1.E+02 1.E+00 1.E-02 1.E-04 1.E-06 1.E-08 Rechnung (quantum) 3nm 5nm Rechnung (classic) Messung TOX=2nm (classic) TOX=3nm (classic) TOX=4nm (classic) TOX=5nm (classic) TOX=6nm (classic) TOX=2nm (quantum) TOX=3nm (quantum) TOX=4nm (quantum) TOX=5nm (quantum) TOX=3nm (measure) TOX=4.7nm (measure) TOX=5nm (measure) 1.E-10 Bild D V G (V) Bestimmung der oxiddicken anhand der Tunnelströme (Vergleich: Messung-Simulation). Theorie : Bedingung für direktes Tunneln : V OX < ϕ 0 /q B 2 ( 1 ( 1 A) 3 / ) J DT = CE 2 OX ( 1 1 A) 2 Bedingung für Fowler-Nordheim Tunneln : V OX > ϕ 0 /q mit : J FNT = CE V E OX = d OX OX 2 OX e B E OX e qv A = OX ϕ 0 V OX = Spannungsabfall über dem Oxid ϕ 0 /q = Potentialbarriere d OX = Oxiddicke m OX = effektive Elektronenmasse im Oxid E OX B 8π 2m = 3 q h OX ϕ 3/ q C = 8π hϕ 0 (D-1) (D-2) (D-3) 203

228 Anhang ANHANG E : BAUELEMENTEVERZEICHNIS Name Stromfluß / Struktur A planar / planar Drain Source planar Source Drain B vertikal, (DELTA, FinFET) planar / vertikal Drain Source C vertikal, Steg (Pillar) vertikal / vertikal Bild E.1 Bauelementeverzeichnis Teil

229 Anhang Name der Transistor- Variante Besondere Eigenschaft der Transistor Variante Drain p n p Source 01 Epitaxial- Mesa- VMOS (EPI) Mesa mit ganzflächig epitaktisch erzeugten Schichten p n p Drain Source 02 Double- - VMOS (DG-VMOS) Dünne, vollständig verarmte Silizium- Stege, die beidseitig von s gesteuert werden p n p Drain Source 03 Multiple- Pillar- Surrounding- -VMOS (MP-SGT) Dünne, vollständig verarmte Silizium- Säulen, die umseitig von s gesteuert werden Oxid Drain p n p Source 04 Silicon on Insulator (SOI-VMOS) Dünne, vollständig verarmte Silizium- Stege, die einseitig vom gesteuert werden ("Quasi-SOI") Drain p n p Source 05 Vertical- FET (VFET) Mesa mit selektiv epitaktisch erzeugten Schichten und Facettenbildung Drain p n p Source 06 Vertical- Oxide- FET (VOXFET) Mesa mit selektiv epitaktisch erzeugten Schichten und optimierter isolation (Facettenbildung) Bild E.2 Bauelementeverzeichnis Teil

230 Anhang Name der Transistor- Variante Besondere Eigenschaft der Transistor Variante Drain p n p Source 07 Vertical Φ - shaped Transistor (VΦT) Amorphes bzw. polykristallines Silizium im Kanal-Gebiet ("Quasi-TFT") p p Drain n Source 08 Diffusion- VMOS (VRG) Dotierstoff-Diffusion aus Phosphor- und Bor- Silikat-Glas zur Bildung von Source / Drain - Gebieten Drain p n p Source 09 Implantation- VMOS (Sidewall / SGT) Definition der S/D- Gebiete durch Implantation, wie beim planaren FET dient das als Implantationsmaske Drain p i n p Source 10 Vertical Planar doped barrier FET (V-PDB-FET) δ-dotierte Schicht- Barriere anstatt von pn-übergängen : δ-doped layer Drain p i p Source 11 Planar localised electron devices (PLED) Tunnel-Oxid/Nitrid- Barrieren anstatt von pn-übergängen : Multiple tunnel junction (MTJ) Drain p n SiGe Source p Source 12 Vertical Advanced Heterojunction MOS (VAHMOS) Material-Barrieren (SiGe) anstatt von pn-übergängen : SiGe-Source/Drain Heterojunction Bild E.3 Bauelementeverzeichnis Teil

231 Anhang ANHANG F : PLANARE DOUBLE-GATE-MOSFETS F.1 PlaneFET Parallel zu den Arbeiten am vertikalen Double--MOSFET wurde zur gleichen Zeit von Dr. W. Rösner ein planarer Double--MOSFET mit selbstjustierten Top- und Bottom-s entwickelt [Schulz01a]. Obwohl einige unerwartete Herstellungsprobleme auftraten, konnten dennoch planare Double--MOSFETs mit einem 20nm dünnen Kanalgebiet aus Polysilizium realisiert werden. Die Herstellungsprobleme lagen einerseits in der Notwendigkeit eines speziellen SOIartigen Substrates als Startmaterial, das mangels kommerzieller Angebote imitiert werden mußte, d.h. ein gewünschter Schichtstapel aus Silizium-Oxid-Nitrid-Silizium wurde vorerst mit Silizium-Oxid-Nitrid-Polysilizium ersetzt. Andererseits traten Probleme bei einer zu starken Anätzung von dotiertem Polysilizium durch eine Nitrid-Naßätzung mit heißer Phosphorsäure auf. Trotz dieser Probleme und dem anspruchsvollen Gesamtprozeß konnten planare Double--MOSFETs erfolgreich realisiert werden. Die wichtigsten Prozessschritte bei der Herstellung sind im folgenden kurz dargestellt. (siehe Bild F.1, [Schulz01a]). Im Bild F.2 ist ein typisches Layout und zwei dreidimensionale Ansichten während der Prozessierung dargestellt, die eingezeichneten Schnittlinien im Layout entsprechen den Querschnitten in Bild F.1: "SOI"-Startmaterial mit den Schichten: Silizium Oxid Nitrid Polysilizium Strukturierung der oben liegenden Polysiliziumschicht (Maske L1 in Bild F.2) Abscheidung eines CVD Nitrid Strukturierung der Nitrid-Doppelschicht (L2) Abscheidung eines CVD Oxid (Bild F.1a) Freiätzen der späteren Source/Drain-Gebiete (L3, Bild F.1b) Auffüllen der Gräben mit in-situ As dotiertem Polysilizium Lochätzung in das CVD Nitrid und Stopp auf den Nitridschichten (L4) Naßätzung der vergrabenen Nitridschichten mit heißer Phosphorsäure (Bild F.1c) oxidation Auffüllen des Hohlraums mit einem in-situ dotierten Polysilizium als material (replacement gate, Bild F.1d) Kontaktlochätzung (L5) und Metallisierung 207

232 Anhang PlaneFET (poly-) silicon source trench drain trench poly si poly si source drain CVD nitride nitride a b c d CVD oxide oxide silicon hole etch + wet etch gate gate oxide replacement gate Bild F.1 Die wichtigsten Prozessschritte (a-d) bei der Herstellung eines PlaneFET im Querschnitt. Die obere Reihe entspricht der Schnittlinie A-A' im Layout in Bild F.2. Die untere Reihe entspricht der Schnittlinie B-B' [Schulz01a]. L5 L2 B' G L4 source opening drain opening source gate drain L3 L1 A S B D A' channel sacrificial nitride + n poly Si Bild F.2 Layout und dreidimensionale Ansicht zweier Prozessschritte. 50nm top gate channel bottom gate void buried oxide oxide drain oxide drain top gate no contact channel oxide bottom gate 20nm t OX=4nm t=20nm Si Bild F.3 TEM-Querschnitte eines planaren Double--MOSFETs (rechts) und eine Vergrößerung eines nicht kontaktierten Kanalgebietes (links). Die Probleme bei der Kontaktierung werden im Text beschrieben. 208

233 Anhang Zusätzlich zu dem besonderen Substrat als Startmaterial sind in diesem Herstellungsprozeß einige anspruchsvolle Prozessschritte enthalten. Besonders die Herstellung des s in einem vergrabenen Hohlraum, welcher zuerst durch ein Platzhalter-Nitrid strukturiert wird, benötigt mehrere Stunden, da dieses Platzhalter-Nitrid mit einer heißen Phosphorsäure und niedriger Ätzrate geätzt wird. Danach wird das ansonsten frei schwebende Kanalgebiet nur durch die anliegenden Source/Drain-Gebiete gehalten. Anschließend wird das oxid aufgewachsen und der Hohlraum mit einem sogenanten "replacement gate" aufgefüllt. Zum Schluß folgt die Kontaktierung und Verdrahtung. Bei der Nitrid-Naßätzung traten die oben erwähnten Probleme auf, da die am Kanalgebiet anliegenden Source/Drain-Gebiete aus hochdotiertem Polysilizum ebenfalls angeätzt wurden. Dadurch wurde die 20nm dünne Poysilziumschicht teilweise von den Haltestellen abgetrennt was einer Unterbrechung des späteren Strompfades zwischen Kanal und Drain entspricht (siehe Bild F.3). Ein Verbesserungsvorschlag im Herstellungsprozeß wäre vor der Abscheidung der hochdotierten Polysiliziumschicht für die S/D-Gebiete vorher eine dünne undotierte Polysiliziumschicht abzuscheiden. Trotz dieser Umstände war die Herstellung erfolgreich, da aufgrund geometrisch unterschiedlicher Teststrukturen und nicht vollständig geätzter Nitridschichten auch funktionierende Transistoren vorhanden waren. Die Steuer- und Ausgangskennlinien eines planaren Double--MOSFETs sind in Bild F.4 zu sehen. Dieser n-kanal Transistor hat eine Kanallänge von 600nm und eine oxiddicke von 6nm. Der Treiberstrom bei einer - und Drainspannung von 1,5V liegt bei 5,5 µa/µm. Die Unterschwellsteigung ist S=116mV/Stromdekade und der OFF-Strom beträgt 50pA/µm. Diese elektrischen Werte sind sehr gut, wenn man berücksichtigt, daß das Kanalgebiet aus Polysilizium hergestellt wurde I D (A/ µ m) V (V) GS V =1.8V DS V =0.05V DS L =600nm W=600nm t OX=6nm t=20nm Si N A=undoped V=0.6V th I D ( µ A/ µ m) V (V) DS V =1.8V GS V =1.5V GS V =1.2V GS V =0.9V GS V =0.6V GS Bild F.4 Steuer- und Ausgangskennlinien eines planaren Double--MOSFET. 209

234 Anhang F.2 Weitere planare Double--MOSFETs Zum Schluß soll noch eine kurze Zusammenfassung über Aktivitäten anderer Forschungsgruppen im Bereich planarer Double--MOSFETs gegeben werden. Einer der ersten Versuche, einen planaren DG-Transistor herzustellen, stammt von [Colinge90], indem in das vergrabene Oxid eines SOI-Substrates per Naßätzung ein Hohlraum geschaffen wurde der nach einer oxidation vollständig durch die anschließende Polysiliziumabscheidung aufgefüllt wurde und so einen " All Around, GAA"-MOSFET definierte. Diese Herstellungstechnik nutzt zwar die Vorteile des vorhandenen top-siliziums des SOI-Wafers aus, ist aber ungeeignet zur Herstellung kurzer Kanallängen mit selbstjustierten s. Ein anderes Konzept von [Wong97a,b] löst das Problem der -Justage durch eine sehr anspruchsvolle selektive Epitaxie die durch einen vorher definierten Tunnel wachsen muß, und später auch das Kanalgebiet definiert. Dieser Vorgang ist anhand einer Serie von REM-Aufnahmen in Bild F.5 zu sehen. Aufgrund eines großen "Seed window", von denen aus die selektive Epitaxie los wächst, zeichnet sich dieser Ansatz durch kleine Serienwiderstände aber auch große parasitäre Kapazitäten aus. Ein weiterer unkonventioneller Ansatz wurde von [Lee99] vorgestellt, indem er zuerst auf einem SOI-Wafer das untere oxid aufwächst und das untere -Polysilizium und eine weiteres Oxid (LTO) abscheidet. Danach wird dieser Wafer auf einen anderen aufgebondet und das Substrat und vergrabene Oxid des ersten SOI-Wafers wieder entfernt. Anschließend wird auch hier eine selektive Epitaxie benötigt was diesen Herstellungprozeß extrem teuer werden läßt. Der sogenannte "wire channel transistor with wrap around gate" von [Leobandung97] ist der Grenzfall zwischen einem planaren DG und einem FinFET da, wie der Name schon sagt, der Kanal nur noch ein eindimensionaler Leiter ist. Seed window REM 1 REM 2 Vollständige und REM 3 planarisierte Epi- Struktur Selektive Epitaxieschicht wächst durch den offenen Kanal Source Drain 1.2µm 0.5µm 1.2µm Kanal Bild F.5 REM-Aufnahmen zur Herstellung eines planaren Double--MOSFET deren Kanal aus einkristallinem Silizium besteht welches aus einer selektiven Epitaxie herrührt [Wong 97a,b]. REM 1: Frei liegendes Seed window vor der Epitaxie. REM 2: Die selektive Epitaxieschicht wächst gerade aus dem Tunnelende heraus. REM 3: Zur Analyse frei geäzte Epitaxieschicht. Sehr gut sind hier der dünne Kanal und die dicken Source/Drain-Gebiete voneinander zu unterscheiden. 210