HF-Entwurf mit Verifikation auf Systemebene am Beispiel eines Direct Conversion Receivers für W-CDMA Anwendungen

Transkript

1 HF-Entwurf mit Verifikation auf Systemebene am Beispiel eines Direct Conversion Receivers für W-CDMA Anwendungen Dr. Jürgen Hartung, Cadence Design Systems GmbH Uwe Knöchel, FhG - IIS Dresden Cadence Design Systems GmbH

2 Überblick 2 ƒ Durchgängige HF-Entwurfsmethodik - Überblick der Cadence HFIC Design Lösungen - Erweiterungen durch HF-Front-End 1) ƒ Verifikation auf Systemebene - Modellierung des gesamten HF IC in einer DSP Entwurfsumgebung - Neue Verhaltensmodelle für Systemmessungen im Analogbereich ƒ UMTS DCR Demonstrator - Herausforderungen einer DCR Topologie - Vergleich von Simulation & Messung ƒ Zusammenfassung 1) HF-Front-End wird gefördert durch das BMBF (Referenznummer 01M3040)

3 3 Entwicklung der HF Lösungen während HF-Front-End

4 RF IC Design Flow Design Entry Layout Design Environment Extraction IC/System Modeling RF Simulation Substrate Coupling Line Model Generator 4 Signal Processing Workbench (SPW) Waveform Viewing Package Modeler

5 Typische Stationen im HF IC Entwurfsflow Überführung der Systemanforderungen in eine HF-Spezifikation Toplevel-Architektur Block-Realisierung auf Transistorlevel 5 Layoutverifikation & parasitäre Re-Simulation

6 Erweiterungen in HF-Front-Ends Pegelplan-Tool Automatisierte Charakterisierungs- Umgebung Web-basiertes Re-Use System 6 Verbesserte Verhaltensmodelle

7 SpectreRF Link zu SPW - K-models / J-models 7 - Verifikation einer HF-Architektur auf Systemebene - Verschiedene Abstraktionsebenen der HF-Architektur möglich - Erstellung aus Serie von SpectreRF Simulationen - SPW ist ein Sample -basierter Systemsimulator - K-Modelle berücksichtigen lineare und nicht-lineare Effekte

8 8 K-model Extraction Flow

9 Neue Verhaltensmodelle für Systemmessungen 9 ƒ Function block Modelle : nur I- und Q-Anteile werden simuliert: passband signal = I(t) * cos(ω rf t) - Q(t) *sin(ω rf t) baseband signal = I(t) + j * Q(t) sehr schnelle Simulation möglich ƒ Instrumentation Modelle : stochastische Basisband-Eingangssignale (QPSK, W-CDMA, ) Augendiagramme und Konstellationsdiagramme rms EVM Ziel: Bestimmung von BER Schätzungen

10 Passband vs. Baseband Modelle ƒ Passband (Träger wird mitsimuliert) 6 EVM Optimierer Iterationen dauern: 4 Tage mit Envelope Following 40 Tage mit Transient-Simulation ƒ Baseband (Träger wird unterdrückt, nur dc,ac,tran Analysen möglich) Error Vector Magnitude Simulation von 80 CDMA chips (100uS) in < 3 Miinuten 6 EVM Optimierer Iterationen dauern: ~ 1 Stunde 10 Überprüfung von Systemparametern innerhalb der Mixed-Signal Entwurfsumgebung!!!

11 11 UMTS Demonstrator ƒ DCR Architektur bedeutet hohe Anforderung an: - Mischerlinearität - Dynamik und Verstärkung von LNA und Basisbandverstärker - Blocking und Filtereinfügedämpfung - Behandlung der AM Störer - dynamischer und statischer DC-Offset

12 Herausforderung für den Simulator durch Low-IF DCR ƒstandard PSS-Algorithmus nicht anwendbar shooting interval wird bestimmt durch das kleinste gemeinsame Vielfache aller Großsignalfrequenzen ƒquasi Periodic Steady State Algorithmus verwendet einen frequency-time (MFT) Ansatz 1 Large Tone (LO, Clock, etc)und 1 oder 2 Moderate Tones 12 - Simulationszeit ist unabhängig von den Frequenzen - keine Co-Periodizität erforderlich - deutlich schnellere Simulation eng benachbarter Großsignale

13 ATMEL: VCO in SiGe Phasenoise: Messung und Simulation (Cadence, Spectre RF) Fosc = 1, 9 GHz Fläche = 1mm² Stromverbrauch = 2, 75 V Pout = -3, 5 dbm PN meas = -102 dbc/ 100 khz PN sim = -101,5 PN meas = -123 dbc/ 1 MHz PM sim = -122 PN meas = -133 dbc/ 4. 7 MHz PM sim =

14 Zusammenfassung ƒdurchgängiger HF IC Design Flow Neueste Simulations-Technologie Erweiterte On- und Off-Chip parasitäre Modellierung Eingebunden in bestehenden Top-Down - Front-to-Back Flow ƒerweiterungen innerhalb des Projektes Erweiterte Funktionalität (Pegelplantool, Re-Use System, ) Evaluierung der vorgeschlagenen Methodik und der Werkzeuge Vergleichsmessungen an realen Schaltungen 14