[6-1] Engelmann, Lutz (Hrsg.): Abitur Informatik Basiswissen Schule. Duden-Verlag, 2003, S.43-53, , , S.

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1 Literatur [6-1] Engelmann, Lutz (Hrsg.): Abitur Informatik Basiswissen Schule. Duden-Verlag, 2003, S.43-53, , , S , [6-2] Hübscher, Heinrich et al.: IT-Handbuch, IT-System-elektroniker/- in, Fachinformatiker/-in. Westermann, 2. Auflage, 2001, S , 114, 125 [6-3] Plate, Jürgen: Einführung Datenverarbeitungssysteme. [6-4] Frielingsdorf, H.; Lintermann, F.-J., Schaefer, U. Schulte-Göcking, W.: Basiswissen IT-Berufe Einfache IT-Systeme. Bildungsverlag EINS, 3. Auflage, 2004, S

2 Übersicht Allgemeines Modell einer CPU Pipeling Cache Arbeitsmodi Exceptions Syscalls 3 Modell einer CPU PC SR 32 bit 32 bit Daten- Register PC = Program Counter SR = Status Register Address- Register 32 bit CPU = Central Processing Unit = Rechenwerk mit Registern und Leitwerk 32-bit-CPU Register = Schneller Speicher innerhalb der CPU als Speicher für Operanden von Operationen 4

3 Programm Counter PC und weitere Register PC = Program Counter enthält die Adresse der aktuellen Instruktion Um auf die nächste Instruktion zu zeigen, muss dieses Register um die Länge des aktuell interpretierten Befehls inkrementiert werden. Manchmal heißt der PC auch IP: IP = Instruction Pointer (zwar ein besserer Name, der sich aber nicht durchgesetzt hat) SR = Status Register enthält Resultate der letzten Instruktion sowie globale Zustände, wie z.b. Privilegien Datenregister: Universell verwendbare Register für Zwischenergebnisse Adressregister: Register für Adressen des Arbeitsspeichers, teilweise mit reservierter Bedeutung diese Register sind Pointer (Zeiger) 5 Modell des Status-Registers (SR) Das Status-Register (SR) hat intern 4 Bits (Condition Codes), die den Zustand des letzten Befehls widerspiegeln: Name Bedeutung C Carry, Überlauf Z Zero, 0 N Negativ V Arithmetischer Überlauf N Z V C Status-Register mit den Condition Code Bits Es gibt CPUs mit weiteren Condition Codes. Manchmal werden diese Bits auch Flags genannt. 6

4 Beispiel: Motorola Beispiel: Intel x86 - Intel Architektur (Auszug) 8

5 Verfahren zur Beschleunigung: Pipelining I Pipelining = Verfahren einer CPU so viele Phasen der Ausführung eines Befehls wie möglich trotz sequenzieller Semantik parallel auszuführen. Die Effekte der Befehle werden trotzdem sequentiell wirksam, d.h. es gibt zwar eine partiell parallele Ausführung unabhängiger Befehlsteile und aber trotzdem keine Parallelität von unterschiedlichen Programmen. Parallelität liegt erst dann vor, wenn die Semantik (Wirkung) mehrerer Befehle parallel realisiert wird. Phasen einer Befehlsausführung: Holen der Instruktion Holen der Operanden Ausführen des Befehls Zurückschreiben der Ergebnisse Superpipelining = Pipelining-Verfahren, bei dem auch Phasen gleicher Art (teil-)parallel ablaufen 9 Verfahren zur Beschleunigung: Pipelining II 10

6 Verfahren zur Beschleunigung: Pipelining III Super Skalar Pipelining = Pipelining-Verfahren, bei dem mehrere unabhängige Befehle (teil-)parallel ablaufen Zwei Befehle sind unabhängig, wenn keine Seiteneffekte auftreten, denn nur dann ist das Ergebnis beider Befehle unabhängig von der Reihenfolge ihrer Ausführung. Sind die Befehle abhängig, fällt das Super Skalar Pipelining auf das Superpipelining zurück. Das Super Skalar Pipelining beißt sich etwas mit der obigen Definition, da dort von Teilen eines Befehls gesprochen wird. Hier wird nun der nächste Schritt gemacht: ganze Befehle werden parallelisiert. 11 Verfahren zur Beschleunigung: Pipelining IV Siehe auch: 12

7 Hyperthreading Hyperthreading ist eine Produktbezeichnung von Intel, kein allgemeines Verfahren. Beim Hyperthreading sind in der CPU zwei (oder auch mehr) Registersätze (alle Register) vorhanden, so dass ein Umschalten von einem Thread zu einem anderen schneller geht. Hyperthreading ist auch kein Verfahren der Parallelisierung, da zu einem Zeitpunkt immer nur ein Registersatz benutzt wird. Hyperthreading hat mit Pipelinig nichts zu tun. Siehe auch: 13 Verfahren zur Beschleunigung: Cache I Cache = schneller Zwischenspeicher, in dem Daten/Instruktionen gehalten werden, von denen gehofft wird, dass auf diese bald zugegriffen wird. In diesem Fall werden sie vom Cache und nicht vom RAM geliefert. 14

8 Verfahren zur Beschleunigung: Cache II CPU liest Datum Cache prüft, ob Datum vorhanden Falls ja, Datum wird unmittelbar geliefert Falls nein, Datum wird aus RAM geladen, in den Cache gebracht und der CPU geliefert Beim Laden: Es werden die Daten im Cache bestimmt, die entfernt werden müssen. Dies erfolgt nur, wenn der Cache voll ist und etwas gelöscht werden muss. CPU schreibt ein Datum Datum wird im Cache gespeichert und sofort in den RAM geschrieben oder erst dann in den RAM geschrieben, wenn dieses Datum verdrängt wird, weil im Cache Platz geschaffen werden muss. 15 Verfahren zur Beschleunigung: Cache III Abhängig vom Ort, Technologie und Funktion werden verschiedene Levels (Ebenen) eingeführt: Level 1 (L1) Cache: Cache innerhalb des CPU-Chips Level 2 (L2) Cache: Cache in unmittelbarer Nähe der CPU oder innerhalb des CPU-Chips 16

9 Verfahren zur Beschleunigung: Cache IV Wo welcher Cache verwendet wird, hat sich im Laufe der letzten 30 Jahre geändert: Kein Cache L1-Cache als RAM beim CPU-Chip L1-Cache auf CPU-Chip, L2-Cache auf CPU-Modul L1- und L2-Cache auf CPU-Chip Architekturen mit mehreren CPU-Kernen haben drei Level: Level 1 (L1) Cache: Cache innerhalb des CPU-Chip Level 2 (L2) Cache: 2. Cache im CPU-Chip Level 3 (L3) Cache zwischen mehreren CPUs und Bus CPU-Modul = Kleine Karte mit CPU und Cache-Chips, die in einen Slot gesteckt wird (bei Intel nur Pentium II) 17 Probleme der Cache Realisierung I Cache-Kohärenz (Übereinstimmung mit RAM): Der Cache muss immer die aktuellen Daten enthalten, auf keinem Fall veraltete. Dieses Problem tritt bei Mehr- Prozessoranlagen sowie bei I/O (DMA) auf. In diesen Fällen schreiben I/O-Geräte unter Umgehung des Caches etwas in den RAM. Trashing Trashing ist ein Effekt, bei dem die Daten, die als nächstes benötigt werden, vor diesem Zugriff aus dem Cache entfernt werden, so dass der Cache wenig Effekt hat. Hierbei spielt der Algorithmus, welche Daten bei Überfüllung aus dem Cache entfernt werden, eine große Rolle. 18

10 Probleme der Cache Realisierung II Cache-Kohärenz (Übereinstimmung mit anderen Caches): Auch die Caches untereinander müssen abgestimmt werden, wenn parallel arbeitende CPUs auf dieselben Speicherzellen des RAMs zugreifen. 19 CPU-Arbeitsmodi I Im Status-Register der CPU befindet sich ein Bit zum Vermerken des Arbeitsmodus der CPU: User-Mode= Normaler, eingeschränkter Modus Kernel-Mode = Supervisor-Mode= nur vom Betriebssystem benutzter Modus ohne jede Einschränkung Manchmal sind es mehrere derartige Bits, so dass es mehr als 2 Modi der CPU gibt, z.b. bei den Intel-Prozessoren IA32. Die Einschränkungen im User-Mode betreffen die Ausführung folgender Gruppen von Instruktionen: I/O-Instruktionen (falls vorhanden) Administrationsinstruktionen (Reset, Stop etc.) Setzen des Status-Registers, speziell des Modus-Bits 20

11 CPU-Arbeitsmodi II Besondere Register Beispiel MC68000 Es gibt Maschinen, die besitzen unterschiedliche Register für die Arbeitsmodi. Z.B. MC68000: Es gibt zwei Stackpointer, die beide A7 bzw. SP heißen, aber jeweils nur in einem Modus benutzt werden, d.h. beim Wechsel des Modus wird auch gleichzeitig der Stack gewechselt. Andere Maschinen haben sogar mehrere getrennte Registersätze für die Modi. 21 CPU-Arbeitsmodi III SR-Zusammenfassung Status Register (SR): Flags, die das Resultat des letzten Befehls beschreiben, z. B. ob das Resultat kleiner als 0 war etc. Modus-Bit, das definiert, in welchem Modus sich die CPU befindet Beispiel des MC68000: 22

12 CPU-Status Unter bestimmten Umständen muss der gesamte CPU-Inhalt in den Speicher gerettet und später wieder hergestellt werden. CPU-Status = Inhalt der CPU, d.h. Alle Daten- und Adressregister, auch SP Status-Register (SR) Program Counter (PC) Um den alten Zustand wieder herzustellen, müssen diese Werte wieder in die Register geschrieben werden, jedoch kann das Modus-Bit nur dann verändert werden, wenn die CPU vorher im Supervisor/Kernel-Modus ist. 23 Exceptions Exception = Ausnahmesituation einer Instruktion mit anschließendem Abbruch der Ausführung und dessen Behandlung im Kernel-Modus Beispiele für Exceptions: Division durch 0 Word-Zugriff auf den Speicher mit ungerader Adresse RAM signalisiert Speicherfehler Zugriff auf nicht vorhandenem Speicher Verletzung von Zugriffsregeln (MMU) 24

13 Ablauf bei Exceptions Wenn die CPU eine Exception festgestellt hat: 1. Abbruch der aktuellen Instruktion 2. Wechsel in den Kernel-Modus (Setzen des Modus-Bits) 3. Bestimmen des Trap-Handlers 4. Retten des alten Status-Registers 5. Retten des aktuellen PC-Wertes 6. Sprung zum Trap-Handler (Setzen des PC) 7. Retten des restlichen CPU-Status auf den Stack 8. Beginn der Behandlung Die ersten 6 Schritte werden automatisch durch die CPU als Abschluss der aktuellen Instruktion durchgeführt. 25 Stackaufbau vor und nach Exception I <- LB <- LB SP -> Lokale Variablen Zwischenergebnisse Zwischenergebnisse Lokale Variablen Status-Register Return-Address Wird automatisch erstellt SP -> CPU-Status-Rest Muss programmiert werden Vor Exception Exception-Handler läuft 26

14 Stackaufbau vor und nach Exception II SP -> (1) (2) SR SP -> PC Zum Beginn des Trap-Handlers SP -> SR PC SP -> Rückkehr ins alte Programm aus Trap-Handler 27

15 Bestimmung des Trap-Handlers Exception-Nummer Handler F4 Handler F3 Routinen im Kernel Handler F2 Indizieren Adresse FN.. Adresse F4 Adresse F3 Adresse F2 Adresse F1.. Tabelle steht an einer speziellen dafür vorgesehenen Stelle 29

16 Syscall System Call Syscall = System Call = Systemaufruf = Aufruf einer Routine im Kernel Ein Syscall ist ein Unterprogramm-Aufruf mit Wechsel des CPU- Modus in den Kernel-Mode. Zum Beginn des Syscalls wird der CPU-Status gerettet. Bei der Rückkehr aus der Kernelroutine wird bis auf einen Return-Code der alte CPU-Status wieder hergestellt. Der Return-Code besagt dem Aufrufer, ob alles in Ordnung war bzw. wenn ein Wert zu liefern ist, welcher Wert dies ist. Dafür wird meistens ein bestimmtes Register benutzt (das nicht wiederhergestellt wird). 31 Trap-Instruktion Zentral beim Syscall steht die Trap-Instruktion, die sehr ähnlich zum Unterprogrammaufruf ist. Die Rückkehr zum Aufrufer erfolgt durch die RTT-Instruktion (Return-from-Trap). Die Trap-Instruktion rettet das SR-Register sowie den aktuellen PC-Wert auf den Stack, bestimmt anhand einer Tabelle mit Sprungadressen, wohin gesprungen werden soll, und springt dorthin. Die RTT-Instruktion holt den geretteten PC-Wert vom Stack und schreibt ihn in den PC (Sprung zurück); dasselbe erfolgt mit dem SR-Wert, wobei hier der neue CPU-Modus durch den wieder hergestellten SR-Wert bestimmt wird. 32

17 TRAP und RTT I (1) (2) SP -> SP -> SR PC Trap-Instruktion SP -> SR PC SP -> RTT-Instruktion Die Ähnlichkeit zum Fall der Exceptions ist beabsichtigt. 33

18 TRAP und RTT III Sicht des Programmierers User-Mode Kernel-Mode Parameter setzen TRAP Parameter beseitigen push Register push Local Variables Ausführen der Funktion pop Local Variables pop Register RTT Prolog Epilog Dass und welche Register gerettet und wieder hergestellt werden, ist eine Konvention, die individuell festgelegt ist. 35 Noch einmal: Aufruf einer Routine Aufrufer Routine Parameter setzen JSR Parameter beseitigen push Register push Local Variables Ausführen der Funktion pop Local Variables pop Register RTS Prolog Epilog Dies kann im sowohl im User-Modus als auch im Kernel-Modus ablaufen. Dass und welche Register gerettet und wieder hergestellt werden, ist eine Konvention, die individuell in der Programmiersprache festgelegt ist. 36

19 Exception Sicht des Programmierers User-Mode Kernel-Mode mov r1,#42 mov r0,#0 div r1,r2 push Register push Local Variables Behandlung pop Local Variables pop Register RTT Prolog Epilog Die Rückkehr ins alte Programm findet nur dann statt, wenn der Fehler erfolgreich behandelt werden konnte. Die Ähnlichkeiten von Exceptions, Trap-Instruktion und Subroutinen- Aufruf sind beabsichtigt. 37 Trap-Call I ohne Wechsel des Stacks Lokale Variablen Lokale Variablen SP -> Parameter N Parameter 2 Parameter 1 SP -> Zwischenergebnisse Zwischenergebnisse Parameter N Parameter 2 Parameter 1 Status-Register Return-Address Aufrufer vor trap Direkt nach trap im Kernel 38

20 Trap-Call II Bestimmung des Trap-Handlers 39 Hinweis zum Stackwechsel In der vorgestellten Version wird nur mit einem Stack gearbeitet, d.h. nach dem Trap wird derselbe Stack im Kernel-Mode benutzt. Viele Maschinen arbeiten nicht so: Sie besitzen zwei Stackpointer, einen für den User-Mode und einen für den Kernel-Mode. Bei diesen Maschinen findet noch ein Wechsel des Stacks statt: Kernel-SP (KSP) = Stackpointer für den Kernel-Modus User-SP (USP) = Stackpointer für den User-Modus 40

21 Call und Trap Vergleich des Stacklayouts Nach Call Nach Exception/Trap/Syscall Parameter n Parameter 2 Parameter 1 Parameter n Parameter 2 Parameter 1 (1) Return SR-Register (2) Lokale Variablen Temporäre Variablen <-SP (1) (2) Return Register (SP+) Lokale Variablen (1) Rückkehr-Information (2) Lokaler Kontext Temporäre Variablen <-SP 41 Call und Trap Zusammenfassung Ein Call ist ein programmierter, parametrisierbarer Sprung mit Rückkehrinformation ohne Modus-Wechsel. Ein Trap ist ein programmierter, parametrisierbarer Sprung mit Rückkehrinformation mit Wechsel in den Kernelmode. Eine Exception ist ein (fehlerhaft) programmierter Sprung mit Rückkehrinformation mit Wechsel in den Kernelmode. Mit Traps werden Syscalls realisiert. Traps werden innerhalb des Kernels nicht verwendet. Exceptions sind Abbrüche in der Instruktionsausführung und werden sehr ähnlich zu Traps behandelt. 42

22 Nach dieser Anstrengung etwas Entspannung. 43