Computer-Systeme. Teil 6: Motherboard

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1 Computer-Systeme Teil 6: Motherboard Verbesserte Version Computer-Systeme WS 12/13 - Teil 6/Motherboard Literatur [6-1] [6-2] Engelmann, Lutz (Hrsg.): Abitur Informatik Basiswissen Schule. Duden-Verlag, 2003, S.43-47, , Hübscher, Heinrich et al.: IT-Handbuch, IT-Systemelektroniker/-in, Fachinformatiker/-in. Westermann, 2. Auflage, 2001, S Computer-Systeme WS 12/13 - Teil 6/Motherboard 2 1

2 Übersicht Verfahren zur Beschleunigung CPU-Cache Pipeline Globaler Bus, Front Side Bus Input/Output DMA Alles zusammen: Motherboard Kommunikation mit externen Geräten Computer-Systeme WS 12/13 - Teil 6/Motherboard 3 Die einzelnen Ebenen Computer-Systeme WS 12/13 - Teil 6/Motherboard 4 2

3 Princeton-Architektur noch einmal Rechenwerk Steuerung Leitwerk (Steuerwerk) CPU Arbeitsspeicher Daten Instruktionen RAM Ein-/Ausgabewerk I/O Bus Computer-Systeme WS 12/13 - Teil 6/Motherboard 5 Verfahren zur Beschleunigung Cache Idee: Geschickte Benutzung schneller Pufferspeicher mit automatischer Steuerung Pipelining Idee: Versuch einer CPU so viele Phasen einer Befehlsausführung wie möglich trotz sequenzieller Programme parallel auszuführen. Aber alle Befehle werden untereinander betrachtet sequentiell ausgeführt, d.h. es gibt keine Parallelität der Befehle und damit keine parallelen Programme. Computer-Systeme WS 12/13 - Teil 6/Motherboard 6 3

4 Pipelining I Pipelining = Verfahren, bei dem Phasen der Instruktionsausführung verschiedener hintereinander auszuführender Befehle eines Programms parallel ausgeführt werden Superpipelining = Pipelining-Verfahren, bei dem auch Phasen gleicher Art (teil-)parallel ablaufen Super Skalar Pipelining = Pipelining-Verfahren, bei dem mehrere Instruktionen (teil-)parallel ablaufen Phasen einer Befehlsausführung: 1. Holen der Instruktion 2. Holen der Operanden 3. Ausführen des Befehls 4. Zurückschreiben der Ergebnisse Computer-Systeme WS 12/13 - Teil 6/Motherboard 7 Pipelining II Pipelining Zeit Befehl 1 Instruction Data Execute Results write Befehl 2 Instruction Data Execute Results write Befehl 3 Instruction Data Execute Results write... Superpipelining Befehl 1 Befehl 2 Befehl 3 Instruction Instruction Data Instruction Data Execute Data Results write Results Execute write Execute Results write... Computer-Systeme WS 12/13 - Teil 6/Motherboard 8 4

5 Pipelining III Super Skalar Pipelining Zeit Befehl 1 Instruction Data Execute Results write Befehl 2 Instruction Data Execute Results write Befehl 3 Instruction Data Execute Results write Befehl 4 Instruction Data Execute Results write Befehl 5 Instruction Data Execute Results write Befehl 6 Instruction Data Execute Results write... Siehe auch: Computer-Systeme WS 12/13 - Teil 6/Motherboard 9 Cache Cache = schneller Zwischenspeicher, in dem Daten/Instruktionen gehalten werden, von denen gehofft wird, dass auf diese bald zugegriffen wird. In diesem Fall werden sie vom Cache und nicht vom RAM geliefert. CPU... Register Cache Daten- Instruktionszugriff (schneller RAM) Daten- Instruktionszugriff Speicher werden langsamer, größer und billiger Bus (Schnittstelle zum restlichen System) Computer-Systeme WS 12/13 - Teil 6/Motherboard 10 5

6 Mechanismus CPU liest Datum Cache prüft, ob Datum vorhanden Falls ja, Datum wird unmittelbar geliefert Falls nein, Datum wird aus RAM geladen, in den Cache gebracht und der CPU geliefert Beim Laden: Es werden die Daten im Cache bestimmt, die entfernt werden müssen. Dies erfolgt nur, wenn der Cache voll ist und etwas gelöscht werden muss. CPU schreibt ein Datum Datum wird im Cache gespeichert und sofort in den RAM geschrieben oder erst dann in den RAM geschrieben, wenn dieses Datum verdrängt wird, weil im Cache Platz geschaffen werden muss. Computer-Systeme WS 12/13 - Teil 6/Motherboard 11 Cache Level I In Abhängigkeit vom Ort, Technologie und Funktion werden verschiedene Levels (Ebenen) eingeführt: Level 1 (L1) Cache: Cache innerhalb des CPU-Chips Level 2 (L2) Cache: Cache in unmittelbarer Nähe der CPU oder auch innerhalb des CPU-Chips CPU L1-Cache RAM L2-Cache L3-Cache Bus (Schnittstelle zum restlichen System) Computer-Systeme WS 12/13 - Teil 6/Motherboard 12 6

7 Cache Level II Wo welcher Cache verwendet wird, hat sich im Laufe der letzten 30 Jahre geändert: Kein Cache L1-Cache als RAM beim CPU-Chip L1-Cache auf CPU-Chip, L2-Cache auf CPU-Modul L1- und L2-Cache auf CPU-Chip Architekturen mit mehreren CPU-Kernen haben drei Level: Level 1 (L1) Cache: Cache innerhalb des CPU-Chip Level 2 (L2) Cache: 2. Cache im CPU-Chip Level 3 (L3) Cache zwischen mehreren CPUs und Bus CPU-Modul = Kleine Karte mit CPU und Cache-Chips, die in einen Slot gesteckt wird (bei Intel nur Pentium II) Computer-Systeme WS 12/13 - Teil 6/Motherboard 13 Probleme der Cache Realisierung Cache-Kohärenz (Übereinstimmung mit RAM): Der Cache muss immer die aktuellen Daten enthalten, auf keinem Fall veraltete. Dieses Problem tritt bei Mehr- Prozessoranlagen sowie bei I/O (DMA) auf. In diesen Fällen schreiben I/O-Geräte unter Umgehung des Caches etwas in den RAM. Trashing Trashing ist ein Effekt, bei dem die Daten, die als nächstes benötigt werden, vor diesem Zugriff aus dem Cache entfernt werden, so dass der Cache wenig Effekt hat. Computer-Systeme WS 12/13 - Teil 6/Motherboard 14 7

8 Front Side Bus (FSB) I CPU CPU-Modul L1-Cache Back Side Bus L3-Cache RAM L2-Cache Memory Controller Front Side Bus Wo welcher Cache vorhanden ist hängt von der CPU-Generation ab. Computer-Systeme WS 12/13 - Teil 6/Motherboard 15 Front Side Bus (FSB) II Front Side Bus = FSB = Bus zwischen CPU und RAM sowie zum restlichen Teil des Motherboards, z. B. Chipsatz. Back Side Bus = Interner auf dem CPU-Modul/Chip vorhandener Bus zwischen der CPU und dem Cache. Bezeichnungen wie FSB400 beschreiben die Leistungsfähigkeit des FSB, wobei auch hier ähnlich zu den Speicherriegeln keine Konsistenz herrscht. Computer-Systeme WS 12/13 - Teil 6/Motherboard 16 8

9 Leistungen in der Speicherhierarchie Register Größe [Kbyte] < 1 Zugriffszeit [ns] 1-5 Bandweite [Mbyte/s] L1-Cache < L2-Cache < RAM < Hard Disk > Die Zugriffszeiten hängen von der Technik ab, z. B. ob EDO-RAM oder SRAM etc. benutzt wird. Die Tabelle gibt lediglich einen ersten Eindruck der Verhältnisse ns = 1 µs, 1000 µs = 1ms Computer-Systeme WS 12/13 - Teil 6/Motherboard 17 Ziele der Speicherhierarchie Durch Software - basierend auf der aktuellen Speicherbenutzung - werden die Daten auf der Hierarchie zum richtigen Zeitpunkt nach oben bzw. nach unten kopiert. An der Spitze werden die Daten verarbeitet und befinden sich in flüchtigen Speichern, an der Basis werden die Daten langfristig aufbewahrt und zur späteren Bearbeitung vorbereitet. Dies basiert auf der empirischen Messung, dass die meisten Programme der 90:10-Regel gehorchen: in 10% des Codes werden 90% der CPU-Zeit verbraucht. Analog dazu mit 10% der Daten wird 90% der CPU-Zeit verbraucht. Also: es sollten immer die richtigen 10% in den höheren Ebenen der Hierarchie sein. Computer-Systeme WS 12/13 - Teil 6/Motherboard 18 9

10 Princeton-Architektur noch einmal Rechenwerk Steuerung Leitwerk (Steuerwerk) CPU Arbeitsspeicher Daten Instruktionen RAM I/O Bus Computer-Systeme WS 12/13 - Teil 6/Motherboard 19 Modell der CPU und I/O-Geräten PC SR PC = Program Counter SR = Status Register Ein-/Ausgabewerk 32 bit 32 bit Daten- Register Einfaches I/O-Gerät SR DR AR SR = Status Register DR = Datenregister Address- Register 32 bit I/O-Gerät mit DMA SR AR1 AR2 CR 32-bit-CPU SR = Status Register AR = Adressregister CR = Count Register Computer-Systeme WS 12/13 - Teil 6/Motherboard 20 10

11 Register der CPU Typische Register sind: PC, SR, Daten- und Adressregister PC = Program Counter enthält die Adresse der nächsten Instruktion SR = Status Register enthält Resultate der letzten Instruktion sowie globale Zustände, wie z.b. Privilegien Datenregister: Universell verwendbare Register für Zwischenergebnisse Adressregister: Register für Adressen des Arbeitsspeichers, teilweise mit reservierter Bedeutung Computer-Systeme WS 12/13 - Teil 6/Motherboard 21 Register der I/O-Geräte I Diese Register können über den Bus direkt von der CPU gelesen und verändert werden. SR = Status Register zeigt den Zustand des I/O-Vorgangs an, Schnittstelle zum Starten und Stoppen eines I/O- Vorgangs DR = Datenregister enthält nach Einlese-Operation das eingelesene Datum zum Abholen für die CPU bzw. vor Schreiboperation das zu schreibende Datum für das Gerät AR = Adressregister (auch mehrere) enthalten die Adresse im RAM oder auf dem I/O-Gerät. CR = Count Register enthält die Länge des Datenblocks, der während der I/O-Operation behandelt wird. Computer-Systeme WS 12/13 - Teil 6/Motherboard 22 11

12 Register der I/O-Geräte II Alle Geräte-Register haben Adressen, ganz analog zu Speicherzellen, d.h. der Kommunikationsvorgang zwischen CPU und I/O-Gerät ist analog zum Zugriff auf den RAM. Das Lesen aus einem I/O-Register hat die Bedeutung des Abholens eines Wertes (Einlesen). Das Schreiben in ein I/O-Register bewirkt ein Starten, Stoppen oder ein Senden eines Datenwertes. Die genaue Bedeutung wird individuell durch das Gerät bestimmt. Computer-Systeme WS 12/13 - Teil 6/Motherboard 23 Register der I/O-Geräte III CPU Bus Gerät Register Das Geräte-Register kann als eine Speicherzelle aufgefasst werden, in der Daten bzw. Kommandos an das Gerät gelegt werden bzw. einzulesende Daten abgeholt werden. Computer-Systeme WS 12/13 - Teil 6/Motherboard 24 12

13 Beispiel eines I/O-Gerätes (Drucker) 1 Byte Datenregister Statusregister B W Code Ergebnis-Code Write-Bit Busy-Bit Zuerst wird das zu druckende Byte in das Datenregister geschrieben. Dann wird das Write-Bit gesetzt, was bedeutet, dass der Inhalt des Datenregisters gedruckt wird. Während dessen setzt das Gerät das Busy-Bit auf 1, was bedeutet, dass es beschäftigt ist. Ist der Drucker fertig, wird das Busy-Bit gelöscht und der Ergebnis-Code gesetzt, z.b. auf 0, was bedeutet: alles OK. Computer-Systeme WS 12/13 - Teil 6/Motherboard 25 Modell des RAMs und des I/O-Bereichs RAM-Adressen I/O-Adressen Adresse + 1 Adresse + 0 Byte Byte Adresse eines Wortes Byte I/O-Adressen werden manchmal Ports bzw. Portnummern genannt I/O-Adressen können getrennt vom RAM, aber auch im selben Adressbereich sein. max max-1 max Byte als kleinste und homogen über den ganzen Speicher gehende Adressierungseinheit 2 Bytes werden auch hier zu einem Wort zusammengefasst Computer-Systeme WS 12/13 - Teil 6/Motherboard 26 13

14 Prinzipien von Bussystemen Immer Master Immer Slave Meist Slave CPU Arbeitsspeicher I/O-Gerät Puffer Informationen des Bus- Masters Eigener Adressbereich RAM- Matrix Eigene Adresse I/O- Elektronik Adresse Art Datum Vergleicher Datum Vergleicher Datum Address- Bus Control- Bus Data- Bus Computer-Systeme WS 12/13 - Teil 6/Motherboard 27 Aufbau Adressbus Datenleitungen mit den Adressen der Kommunikationspartner (8 bis 32 Leitungen): Arbeitsspeicher/RAM: Adressen sind die der RAM-Zellen (Bytes, Wörter, Doppelwörter etc.) Adressen von Schnittstellen zur peripheren Geräten: Ports Wird eine Adresse generiert, die zu keinem Partner gehört, gibt es keine Kommunikation Datenbus Datenleitungen mit den zu transportierenden Daten (8 bis 64 Leitungen) Kontrollbus Leitungen, die der Steuerung dienen (Synchronisation, Reset etc.) Computer-Systeme WS 12/13 - Teil 6/Motherboard 28 14

15 Aufgaben des Kontrollbusses Art der Zugriffs: Auf Arbeitsspeicher/RAM Auf I/O-Gerät Zuteilung des Busses an ein Partner, der dann Master wird: Der Master belegt den Bus und bestimmt Adressen sowie Kommunikationsrichtung Die vom Master angesprochenen Partner sind Slaves, alle anderen sind unbeteiligt. Mitteilung des Wunsches, Master zu werden Mitteilung von Unterbrechungen und Reset-Signale Synchronisation zwischen den Partnern Anzeige, wann die Signale einen stabilen Pegel haben, Takt, Bestätigungen, Flusskontrolle etc. Computer-Systeme WS 12/13 - Teil 6/Motherboard 29 Master Wer kann alles Master werden? Alle CPUs - es können mehrere vorhanden sein I/O-Geräte mit der Fähigkeit zum Zugriff auf den Arbeitsspeicher (DMA) Wie lange bleibt ein Master Master? Bis er freiwillig den Bus abgibt Bis der Bus ihm die Kontrolle wieder abnimmt Wie wird ein Partner Master? Eine spezielle Elektronik (Arbiter = Entscheider) teilt den Bus den Partnern zu, wobei gleich berechtigte Prioritäten realisiert werden können, oder: Jeder meldet den Wunsch an und der setzt sich durch, der am nächsten zur CPU im Bus sich befindet (Daisy Chaining) Computer-Systeme WS 12/13 - Teil 6/Motherboard 30 15

16 Arten von Bussen Bei den Bussen wird unterschieden, ob sie zur Kommunikation zwischen CPU und anderen Komponenten dienen (Systembusse) oder zwischen I/O-Schnittstellen und peripheren Geräten (I/O-Busse) dienen. Es gibt viele Systembusse: ISA (Industry Standard Architecture, 1985) - Veraltet EISA (Extended ISA) - Veraltet PCI (Peripheral Component Interconnect) Verschiedene Weiterentwicklungen PCI-Express-Varianten Es gibt auch mehrere I/O-Busse: SCSI (Small Computer System Interface) Firewire USB (Universal Serial Bus) Computer-Systeme WS 12/13 - Teil 6/Motherboard 31 Kommunikation über Geräte-Register Treiber = device driver = Software zur Ansteuerung der I/O- Geräte (normalerweise) innerhalb der Kernels Aus der Sicht der CPU zeigt sich das I/O-Gerät als adressierbare Geräteregister, die zur Kommunikation beschrieben und gelesen werden: Die CPU gibt dem Gerät Kommandos, indem sie die Geräteregister über den Bus beschreibt. Die CPU erfährt das Ergebnis von Kommandos, indem sie die entsprechenden Register ausliest. Einfaches I/O-Gerät SR DR AR SR = Status Register DR = Datenregister I/O-Gerät mit DMA SR AR1 AR2 Computer-Systeme WS 12/13 - Teil 6/Motherboard 32 CR SR = Status Register AR = Adressregister CR = Count Register 16

17 Zugriff auf Geräte-Register I Spezielle I/O-Instruktionen Die I/O-Register haben spezielle Adressen (Portnummern) z. B. Intel 80x86: IN und OUT CPU setzt bei I/O-Instruktionen eine spezielle Leitung des Kontrollbusses RAM ignoriert Bus, wenn diese Leitung gesetzt ist I/O ignoriert Bus, wenn diese Leitung nicht gesetzt ist CPU RAM I/O 1 I/O 2 BUS Computer-Systeme WS 12/13 - Teil 6/Motherboard 33 Zugriff auf Geräte-Register II Memory Mapped I/O: Adressen der I/O-Register befinden sich innerhalb des Bus- Adressraums Zugriff mit normalen Instruktionen, d.h. es gibt keine speziellen I/O-Instruktionen, z. B. MC 680x0 CPU RAM I/O 1 I/O 2 BUS I/O-Geräte verhalten sich wie der RAM CPU kommuniziert mit I/O-Geräten wie mit dem RAM Niedrige Adressen Hohe Adressen Physikalischer Addressraum Betriebssystem Programme Lücke I/O-Geräte Bereich, in dem RAM vorhanden ist Computer-Systeme WS 12/13 - Teil 6/Motherboard 34 17

18 Direct Memory Access (DMA) CPU RAM I/O 1 I/O 2 BUS (1) Auftrag (2) Daten I/O-Gerät transferiert im Auftrag der CPU einen Datenblock vom/zum RAM Name Register Fehlercode der letzten Operation Lesen/Schreiben-Bits Busy-Bit Status (SR) I/O-Address (AR1) RAM-Address (AR2) Anzeige und Kommando Betreffende Adresse auf dem I/O-Gerät Adresse des Datenblocks Length (CR) Länge des Datenblocks Computer-Systeme WS 12/13 - Teil 6/Motherboard 35 Bemerkungen Bei DMA wird das I/O-Gerät Bus-Master und überträgt in Konkurrenz zur CPU seine Daten direkt in den RAM bzw. holt sich seine Daten direkt aus dem RAM. Dies entlastet die CPU sehr stark. Selbstverständlich können mehrere DMA-Geräte parallel arbeiten; dann bemühen sich diese Geräte und die CPU in Konkurrenz um den Bus. Damit I/O-Geräte die CPU nicht besonders stark stören, können für den Zugriff der CPU auf den RAM besondere Datenpfade (extra Busse) vorgesehen werden. Computer-Systeme WS 12/13 - Teil 6/Motherboard 36 18

19 Input/Output - Mit DMA-Gerät 1. Schreibe die RAM-Adresse ins Geräte-Register AR2 2. Schreibe die I/O-Adresse ins Geräte-Register AR1 Das kann eine Nummer eines Blocks auf einer Platte sein. 3. Schreibe die Anzahl der Blöcke bzw. Bytes, die verarbeitet werden sollen, in das Geräte-Register CR 4. Nun starte den Lesevorgang durch Setzen des Read-Bits im Status-Register des Geräts (SR). Dadurch beginnt der Lesevorgang. Oder: Durch Setzen des Schreibbits im Status-Register SR beginnt ein Schreibvorgang. Status (SR) 5. Das Gerät setzt sofort das Busy-Bit und beginnt zu arbeiten. I/O-Address (AR1) 6. Am Ende wird das Busy-Bit gelöscht RAM-Address (AR2) und ein Return-Code ins Status- Register SR geschrieben. Length (CR) Computer-Systeme WS 12/13 - Teil 6/Motherboard 37 Input/Output - Ohne DMA-Gerät 1. Durch das Beschreiben der Daten- und Adressregister (DR und AR) wird der nächste I/O-Vorgang vorbereitet. 2. Durch das Beschreiben des Statusregisters SR wird der I/O-Vorgang gestartet. 3. Das Gerät arbeitet und zeigt dies durch Setzen des Busy- Bits im Statusregister SR an. Währenddessen kann die CPU dieses Bit abfragen, um das Ende des I/O-Vorgangs festzustellen. 4. Das Gerät beendet seine Arbeit: Das Busy-Bit ist gelöscht und der Status-Code in das Status-Register SR geschrieben. SR 5. Wenn gelesen wurde: Die CPU holt das Ergebnis vom Gerät ab und schreibt es DR in den RAM. AR Wenn geschrieben wurde: Die CPU prüft den Status-Code. Einfaches I/O-Gerät SR = Status Register DR = Datenregister Computer-Systeme WS 12/13 - Teil 6/Motherboard 38 19

20 Input/Output Mit/Ohne DMA-Gerät Unterschiede zwischen Betrieb mit und ohne DMA In beiden Fällen beauftragt die CPU das I/O-Gerät. Das erfolgt durch das Beschreiben der Geräte-Register. Der Unterschied liegt im Datentransport Ohne DMA: Die CPU selbst überträgt in kleinen Häppchen die Daten an das Gerät bzw. holt die Daten vom Gerät ab. Mit DMA: Die CPU ist am Datentransport nicht beteiligt. Das Gerät schreibt bzw. liest die Daten selbständig in bzw. aus dem RAM. Der Auftrag unterscheidet sich auch: Ohne DMA: Lediglich die Adresse des Datums auf dem Gerät. Mit DMA: Adresse im RAM, Anzahl der Daten, Richtung und Adresse der Daten auf dem Gerät. Computer-Systeme WS 12/13 - Teil 6/Motherboard 39 Motherboards Motherboard = Hauptplatine = Platine/Karte mit CPU, RAM, Bus und optional den Schnittstellen zur Ein-/Ausgabe. Das Motherboard hat eine viel niedrigere Taktrate als die CPU: 100 MHz (veraltet) 133 MHz..533 MHz und höher Diese Werte gelten für den Front Side Bus (FSB), auf dessen Werte die RAM-Bausteine abgestimmt sein müssen: PC66, PC100, PC133,... (siehe Speicherriegel) Computer-Systeme WS 12/13 - Teil 6/Motherboard 40 20

21 Chipsätze Der Chipsatz steuert die einzelnen Komponenten eines PC. Dies sind mindestens 2 Chips, die den größten Teil der Steuerung integriert haben. Dessen Leistungsfähigkeit hat einen erheblichen Einfluss auf die gesamte Performance des Rechners. Es gibt verschiedene Chip-Sätze, die mit bestimmten Entwürfen der Motherboards einhergehen. Intel beherrscht heute vollständig den Markt der Chipsätze, was früher (80er-Jahre) nicht so war. Erfinder der Chipsätze war 1986 Chips and Technologies (einer Firma, die es sogar heute noch gibt...). Computer-Systeme WS 12/13 - Teil 6/Motherboard 41 Struktur des Motherboards Es gibt eine in der Leistungsfähigkeit abgestufte Busstruktur, die jeweils mit einem Teil eines Chipsatzes als "Brücke" verbunden wird: Northbridge verbindet den CPU-Bus (Frontside-Bus) mit dem PCI-Bus mit den die schnelleren peripheren Geräten Southbridge verbindet den PCI-Bus mit dem ISA-Bus mit den die langsamen peripheren Geräten Super I/O-Chip ist mit dem ISA-Bus verbunden und steuert die langsamen Geräte Die Chips der beiden Brücken manchmal auch zusammen mit dem Super I/O-Chip werden Chipsatz genannt. Neben diesem hier erläuterten Brückensystem gibt es noch ein neueres Hub-System (Hub = hier: Verteiler). Computer-Systeme WS 12/13 - Teil 6/Motherboard 42 21

22 Ein Motherboard RAM Northbridge PCI Southbridge CPU (Kühlkörper) EISA BIOS (EE)PROM Computer-Systeme WS 12/13 - Teil 6/Motherboard 43 Intel x DX2-CPU mit abgenommenen Kühler Siehe auch: CPU/CPU Intel.htm Computer-Systeme WS 12/13 - Teil 6/Motherboard 44 22

23 Größen von Motherboards Formfaktor = Größe in Länge, Breite und Höhe der Hauptplatine, Position der Befestigungen sowie physikalische Größen der Schnittstellen Es gibt u.a. folgende Formfaktoren: Baby-AT (wirtschaftlich erfolgreichste Größe, ca. 13 Jahre 1983 bis 1996 benutzt) ATX (gegenwärtig am weitesten verbreitet) Mikro-ATX (eine kleinere billigere Version von ATX) NLX (verbessertes LPX mit genauen Festlegungen) Computer-Systeme WS 12/13 - Teil 6/Motherboard 45 PC-Busse auf Motherboards EISA (Extended ISA) ISA (Industry Standard Architecture) Veraltet, gilt aber heute noch als gut: sehr robust, zuverlässig und für viele Belange ausreichend PCI (Peripheral Component Interconnect) und Varianten Inzwischen (fast) veraltet PCI 1.0 PCI 2.2 PCI 2.3 PCI 3.0 PCI-X 1.0 PCI-X 2.0 PCIe 1.0 PCIe 1.1 PCIe Computer-Systeme WS 12/13 - Teil 6/Motherboard 46 23

24 Peripheral Component Interconnect (PCI) Erste Version 1992/3 Version 2 von 1993, Version 2.1 hat doppelte Taktrate 32 bit Daten- und Adressbus Parity für Daten und Adressen Synchrone Bus-Operationen bis 33 MHz, später 66 MHz Selbstkonfiguration durch Komponenten Plug-and-Play (PnP) fähig: PnP-Fähigkeit = Bussteuerung und Karten können sich automatisch bei Aktivierung konfigurieren Prozessor-unabhängig Wird u.a. auch von Apple Macintosh (PowerPC) benutzt In PCs weit verbreitet, aber am Aussterben; heute werden nur noch die Express-Versionen verbaut. Computer-Systeme WS 12/13 - Teil 6/Motherboard 47 PCI-Varianten InfiniBand: 2,5..30 Gbit/s PCI-Express: 2,5 Gbyte/s bei 8 Leitungen Hierbei wird eigentlich nur 1 Leitung definiert PCI-X 1.0: 1 Gbyte/s PCI-X 2.0: 2,1..4,3 Gbyte/s Name Datenbusbreite Takt Datenrate Spannung PCI bit 33 MHz 132 Mbyte/s 5 V PCI bit 33 MHz 266 Mbyte/s 5 V PCI bit 66 MHz 533 Mbyte/s 3,3 V PCI-X bit 133 MHz Mbyte/s 3,3 V Computer-Systeme WS 12/13 - Teil 6/Motherboard 48 24

25 Nach dieser Anstrengung etwas Entspannung... Computer-Systeme WS 12/13 - Teil 6/Motherboard 49 25