Halbleiterphysik und Anwendungen Vorlesungsplanung Teil 9: Jenseits von CMOS Prof. Dr. Sven Ingebrandt

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1 Halbleiterphysik und Anwendungen Teil 9: Jenseits von CMOS Prof. Dr. Sven Ingebrandt Fachhochschule Kaiserslautern - Standort Zweibrücken Vorlesungsplanung Grün: Termine, die ausfallen Rot: Ersatztermine 2 1

2 Inhaltsverzeichnis: Kristallstruktur von Festkörpern Reziprokes Gitter und Röntgenbeugung Leitfähigkeit in Halbleitern Quantenmechanische Prinzipien Quantentheorie des Halbleiters Energiebänder und verbotene Zonen Kronig-Penney Modell Optische Übergänge in Halbleitern (Exzitonen, Absorption, Rekombination) Optische Bauelemente Heterostrukturen Jenseits von CMOS Speicherbauelemente Quantenbauelemente 3 Teil 9: Jenseits von CMOS 1. Rückblick 2. CMOS-Technologie heute 3. Neue Ansätze für MOS-Bauelemente 4. Ausblick Jenseits von CMOS Rolf Jochen Kaiser, Uni Stuttgart CMOS 4 2

3 9.1 Rückblick Die ersten Schritte 1926/34 Patente zu Feldeffekttransistoren (J.E. Lilienfeld, O. Heil) 1948 Bipolartransistor aus Ge (W. Shockley, W. Brattain, J. Bardeen) 1958 integrierte Schaltung aus Ge (Jack Kilby) 1959 Planartechnologie (J. Hörni) 1960 MOS-Transistor (Martin Atalla, Dawon Kahng) 1963 CMOS-Inverter (F.M. Wanlass) 1967 DRAM-Speicherzelle (R.H. Dennard) 1971 Mikroprozessor (T. Hoff, F. Faggin) 1975 Gordon Moore: Mooresches Gesetz Rückblick Langkanal-MOSFET (I) 6 3

4 9.1 Rückblick Langkanal-MOSFET (II) Bänderdiagramm im thermodynamischem Gleichgewicht (U G = 0, n-kanal MOSFET) Rückblick Langkanal-MOSFET (III) Bänderdiagramm bei Inversion (U G > U FB, n-kanal MOSFET) 8 4

5 9.1 Rückblick Langkanal-MOSFET (IV) Verstärkungsfaktor des n-kanal MOSFET: W b n c ox L c ox d ox ox Um b zu vergrößern, kann man Beweglichkeit erhöhen Weite des Gates erhöhen Oxiddicke verkleinern Länge des Gates verringern Rückblick Vergleich von PMOS/NMOS mit CMOS PMOS/NMOS: CMOS: + einfache Prozesstechnik - Leistungsaufnahme im statischen Zustand bei 0 (NMOS) bzw. 1 (PMOS) Ausgangspegel nicht vollständig erreicht + voller Ausgangspegel für logische 0 und 1 + sehr geringe Leistungsaufnahme im statischen Betrieb + geringer Flächenbedarf - höherer Prozessaufwand 10 5

6 9.1 Rückblick CMOS-Logikschaltungen Merkmale von CMOS: Für L Gate > 1 µm sollte p-kanal FET dreimal größer als der n-kanal FET sein (da µ p /µ n 3) Digitale Schaltungen lassen sich meist in einen n-kanal Zweig und einen p-kanal Zweig aufteilen. NAND-Gatter[4] Rückblick Entwicklung der CMOSTechnologie bis heute (I) Entwicklung Intel CPUs [35] 12 6

7 9.1 Rückblick Entwicklung der CMOSTechnologie bis heute (II) Früher: Alle drei Jahre halbierte sich das kleinste herstellbare Strukturmaß auf den Chips. Gordon Moore (1975): The real driving force for this complexity increase is cost per function. Öknomische Dynamik: Wenn sich die Leistung der Chips je Dollar verzehnfacht, verdoppelt sich der verfügbare Markt. Bis 2012: Alle sechs Jahre halbiert sich das kleinste herstellbare Strukturmaß Rückblick Entwicklung der CMOSTechnologie bis heute (III) Wie weit kann das Strukturmaß verkleinert werden? Wie können die Ströme verbessert werden? Wie weit kann die nominale Gatespannung gesenkt werden? 14 7

8 9.1 Rückblick Entwicklung der CMOSTechnologie bis heute (IV) Intel s 22 nm Tri-Gate (2012) CMOS-Technologie heute Extreme UV- Lithography 2.1. Kurzkanaleffekte 2.2. Kenndaten aktueller MOS-Transistoren 2.3. Probleme der planaren (Bulk-)MOS-Transistoren

9 9.2 CMOS-Technologie heute Kurzkanaleffekte Heiße Ladungsträger (I) Auftreten: bei kritischen Kanallängen unter 0,8 µm (n-kanal) bzw. 0,5 µm (p-kanal) Ursache: hohe elektrische Feldstärken am drainseitigen Kanalgebiet Wirkung: getrennte Ladungsträger können Potentialbarriere zwischen Substrat und Oxid überwinden. Folgen: Degradation der Transistorkennlinie (a) n-kanal MOSFET: reduzierte Elektronenbeweglichkeit im Kanal (b) p-kanal MOSFET: Veränderung der Einsatzspannung im drainnahen Gebiet und Verkürzung der Kanallänge CMOS-Technologie heute Kurzkanaleffekte Heiße Ladungsträger (II) Maßnahme: Poly-Gate-Technik mit Spacern und LDD (lightly doped drain) zur Reduzierung der Feldstärke am Drainkontakt. Kurzkanal-MOSFET mit LDD und Spacern[5] 18 9

10 9.2 CMOS-Technologie heute Kurzkanaleffekte Ladungsteilung (I) Ursache: pn-übergänge von Source bzw. Drain RLZ der pn-übergänge für U G = 0 Wirkung: Ladung im Kanal verringert. Folgen: Verringerung der Einsatzspannung CMOS-Technologie heute Kurzkanaleffekte Ladungsteilung (II) Maßnahmen: Erhöhung der Substratdotierung zwischen Source und Drain unter dem Kanal (HALO-/ Pocket-Implantation) HALO-/ Pocket-Implantation [5] 20 10

11 9.2 CMOS-Technologie heute Kurzkanaleffekte DIBL ( Drain Induced Barrier Lowering ) Ursache: Weite der RLZ abhängig von U DS. Für U DS > 0 dehnt sich RLZ zwischen Drain und Substrat aus. Wirkung: Verringerung der Ladungen im Kanal Folgen: Reduzierung der Einsatzspannung Maßnahmen: HALO-/ Pocket-Implantation Wenn die Kanallänge kürzer wird, wird die Barriere φ B, die ein Elektron von Source nach Drain überwinden muss, reduziert CMOS-Technologie heute Kurzkanaleffekte Schmalkanaleffekt Ursache: RLZ länger als Kanalweite. Wirkung: Ladung im Kanal erhöht. Folgen: Einsatzspannung von Kanalweite abhängig. Maßnahmen: HALO-/ Pocket-Implantation Q en Lx x B a dt dt Der Fitparameter hängt von der tatsächlichen lateralen Unterdiffusion ab. xdt QB en awlxdt1 W Man erhält eine positive Schwellspannungsverschiebung ~ 1/W: en axdt xdt VT C W ox 22 11

12 9.2 CMOS-Technologie heute Kurzkanaleffekte Punch-Through-Effekt Ursache: Drain-Substrat-RLZ dehnt sich über den kompletten Kanal bis zur Source-Substrat-RLZ aus. Wirkung: Potentialbarriere wird schmäler. Folgen: stark ansteigender Drainstrom Maßnahmen: Delta-Doping [5] CMOS-Technologie heute MOSFET heute (I) Bulk Si-MOSFET [19] 24 12

13 9.2 CMOS-Technologie heute MOSFET heute (II) n-kanal MOSFET [5] CMOS-Technologie heute Probleme der planaren (Bulk-)MOS-Transistoren (I) Leckstrom bei U G < U th [36] 26 13

14 9.2 CMOS-Technologie heute Probleme der planaren (Bulk-)MOS-Transistoren (II) Leckstrom durch das Gateoxid [36] CMOS-Technologie heute Probleme der planaren (Bulk-)MOS-Transistoren (III) Leistungsbedarf von Prozessoren [36] 28 14

15 9.2 CMOS-Technologie heute Probleme der planaren (Bulk-)MOS-Transistoren (IV) Tunnel-/Leckströme durch Gate-Oxid Kontrolle der Kurzkanaleffekte bei weiterer Strukturverkleinerung Erhöhung der Geschwindigkeit (ballistischer Bereich) Bisher: Verkleinerung Hand-in-Hand mit Verringerung des Energiebedarfs ( Energiekrise bei mobilen Clients[30]?) Leckströme bei U G < U th [15] Optimierungsmöglichkeiten des MOS-Konzeptes SOI-Konzepte MOSFETs mit höherer Kanalbeweglichkeit double-gate FET N-Gate FET Alternative Materialien im Gatebereich Mischformen und weitere Ansätze Vergleich 30 15

16 Optimierungsmöglichkeiten des MOS-Konzeptes Welche Möglichkeiten gibt es zum Verbessern des CMOS-Konzeptes? Beweglichkeit der Ladungsträger im Kanal erhöhen andere Materialien verwenden anderen Aufbau suchen Kanal verkürzen W b n c ox L c ox d ox ox SOI-Konzepte: Aufbau (I) Beispiel 1 für MOSFET bei einem SOI-Prozess[5] Beispiel 2 für MOSFET bei einem SOI-Prozess[5] 32 16

17 SOI-Konzepte: Aufbau (II) teilweise verarmter SOI-MOSFET voll verarmter SOI-MOSFET anreichernder SOI-MOSFET Hybrid SOI- MOSFET Verschiedene SOI MOSFET-Typen[7] SOI-Konzepte: Vergleich zwischen teilweise verarmten SOI- MOSFET und voll verarmten SOI-MOSFET (I) Vergleich verschiedener SOI-Ansätze und Bulk-MOSFET [36] 34 17

18 SOI-Konzepte: Vergleich zwischen teilweise verarmten SOI- MOSFET und voll verarmten SOI-MOSFET (II) floating body = Bulk-freies Gebiet unter Gate hohe Ströme durch Überschwingen Verlaufsabhängigkeit: Strom verursacht Ladungen im Substrat, daher hängt V th vom vorherigen Zustand ab [36] Kink-Effekt (durch Stoßionisation erzeugte Ladungsträger verschwinden nicht) SOI-Konzepte: Stärken/ Schwächen aller SOI-MOSFETs (I) Vorteile: + dielektr. Isolation einzelner Bauelemente: kein Latch-Up[5] (Colinge: single transistor latch-up[7]) Schaltgeschwindigkeiten höher (geringere Kapazitäten zum Substrat) + verringertes aktives Halbleitervolumen (Strahlungsresistenz besser) + Steigerung von I on /I off um 15-20%[11] + Aufbau ähnlich wie konventioneller Bulk-Aufbau 36 18

19 SOI-Konzepte: Stärken/ Schwächen aller SOI-MOSFETs (II) Nachteile: - Kosten (insb. durch Herstellung des Oxids im Substrat) - Source/Drain Widerstände spielen Rolle. - Gebiet unter Gate heizt sich auf, da SiO 2 Wärme schlecht ableitet SOI-Konzepte: Herstellung (I) Es gibt verschiedene Herstellungserfahren: epitakische Verfahren (z.b. SOS: Si auf Al 2 O 3 ) Nachteile: langsam, Gitterfehlanpassungen SIMOX (Oxidschicht wird durch Sauerstoff-Implantation hergestellt teuer) Smart Cut Technologie: oxidierte Si-Scheibe mit H + -Implantation bildet Hohlräume und Blasen Scheibe wird auf Si-Substrat gebondet Obere Scheibe wird abgelöst und erneut oxidiert

20 SOI-Konzepte: Herstellung (II) Smart Cut Technologie: MOSFET mit höherer Kanalbeweglichkeit Beweglichkeit in Halbleitern: Bei Anlegen eines elektrischen Feldes gilt für die (Drift-)Beweglichkeit: Literaturwerte [3]: vd n E q m E m * 40 20

21 MOSFET mit höherer Kanalbeweglichkeit Beweglichkeit in Halbleitern: In der Nähe der Leistungsbandminima der Bandstruktur lässt sich die effektive Masse m* berechnen: m 2 * 2 d W ( k) 2 In vielen Kristallen zeigt m* Tensoreigenschaften. Verallgemeinert gilt: dk 1 m 2 * 2 d W ( k) ik dkidk j Die Beweglichkeit ist von Bandstruktur und Bewegungsrichtung abhängig MOSFET mit höherer Kanalbeweglichkeit Verspannte Gitter (I): Silizium: a Si = 0,5431 nm E g = 1,12 ev Germanium: a Ge = 0,566 nm E g = 0,66 ev Für Si 1-x Ge x -Legierungen gilt: a SiGe (x) = (0,002733x 2 + 0,0192x + 0,5431) nm E g,sige (x) = (1,17-0,896x + 0,396x 2 ) ev 42 21

22 MOSFET mit höherer Kanalbeweglichkeit Verspannte Gitter (II): zweiachsige Verspannung [2] Spannungskomponenten mit Elastizitätsmodul E, Poissonzahl n [2]: 1n x y E 2n z E mit x y MOSFET mit höherer Kanalbeweglichkeit Verspannte Gitter (III): Die hydrostatische Verspannung verschiebt das durchschnittliche Valenz- & Leitungsband [2]: 1 2n E v, av 2 a 1n 1 2n E c, av 2 a 1n v c 44 22

23 MOSFET mit höherer Kanalbeweglichkeit Verspannte Gitter (IV): Einachsige Verspannung Valenzbänder [2]: 1 E n v 1, LH 2bv 1 n E E v2 v3 v 1 b n 1 n Die biaxiale Verspannung aus obigem Bild ist zusammengesetzt aus hydrostatischer Verspannung einachsige Verspannung in z-richtung Durch Verspannung wird die Bandstruktur verändert MOSFET mit höherer Kanalbeweglichkeit Verspannte Gitter (V): Banddiagramm bei verspanntem Si auf SiGe [9] Der Offset ist proportional zum Ge-Anteil 46 23

24 MOSFET mit höherer Kanalbeweglichkeit Verspannte Gitter (VI): Die kritische Dicke bezeichnet die Dicke, ab der zu erwarten ist, dass ein verspanntes Material durch Defekte sich selbst relaxiert (z.b. verspanntes Si auf Si 0.8 Ge 0.2 : 12 nm [23]). n-dotierung: Diffusionsvermögen von As bei steigendem Ge-Anteil erhöht [9, 23] p-dotierung: Diffusionsvermögen von B bei steigendem Ge-Anteil verringert [9, 23] Entartung des Valenzbandes (bei verspanntem SiGe auf Si) bzw. Leitungsbandes (verspanntes Si auf SiGe) effektive Zustandsdichte reduziert verringerte Phononen-Streuung Beweglichkeit größer [33] MOSFET mit höherer Kanalbeweglichkeit Strained-Si MOSFET (I): Querschnitt eines n-mosfet mit verspanntem Si[23] 48 24

25 MOSFET mit höherer Kanalbeweglichkeit Strained-Si MOSFET (II): Banddiagramm des strained n-mosfet bei Inversion [9] Banddiagramm des strained p-mosfet bei Inversion [9] MOSFET mit höherer Kanalbeweglichkeit Strained-Si MOSFET (III): Verbesserungsquotient (enhancement ratio): r eff, versp. Si eff, unverspsi. 1.7 Beweglichkeit ist vom effektiven vertikalen elektrischen Feld E eff abhängig [23]. n-mosfet: r gegen 1,5 für E eff = 2 MV/cm p-mosfet: r gegen 1 für E eff = 1 MV/cm Verringerung von U th aufgrund des Band-Offsets [9] 50 25

26 MOSFET mit höherer Kanalbeweglichkeit Strained-Si MOSFET (IV): Ladungsträger-Beweglichkeit in Abhängigkeit der Dicke der verspannten Si-Schicht [9] Beweglichkeit in dünneren Schichten schlechter (Ge diffundiert in die verspannte Si-Schicht, Streuung an Ge-Legierungen) MOSFET mit höherer Kanalbeweglichkeit Strained-Si MOSFET (V): Probleme bei der Herstellung [9, 11]: Wahl der optimalen Dicke (kritische Dicke größer, Reduktion der Beweglichkeit größer) Beibehaltung der Verspannung im Verlauf des Prozesses (insb. bei thermischen Schritten) Entstehung eines parasitären Kanals bei p-mosfets Lösung: Dünne Schicht durch graduiertes SiGe 52 26

27 MOSFET mit höherer Kanalbeweglichkeit Strained-Si MOSFET (VI): Probleme bei elektrische Charakterisierung: Schwellspannung U th verschiebt sich [9] Selbst-Heiz-Effekt Durch Selbstaufheizung sinkt der Drainstrom [9] MOSFET mit höherer Kanalbeweglichkeit Strained-Si MOSFET (VII): U th beim nmosfet (links) bzw. pmosfet (rechts) [9] nmos: Verringerung von U th durch Band-Offset zwischen SiGe und verspannten Si pmos: Verringerung von U th nur bei dünnen verspannten Si-Schichten und geringer Substratdotierung wegen parasitären Kanal 54 27

28 MOSFET mit höherer Kanalbeweglichkeit 90nm Technologie von Intel: Traditioneller Ansatz Intel 90nm Technologie zweiachsige Zugverspannung einachsige Druckverspannung für PMOS einachsige Zugverspannung für NMOS Verspannungstechniken bei Transistoren [34] 90nm-Technologie Produkt: Pentium(R) 4 Processor 560 with HT Technology* (launched June 21, 2004) MOSFET mit höherer Kanalbeweglichkeit Zusammenfassung: Vorteile: Beweglichkeit deutlich erhöht. I on /I off um 20-30% erhöhen möglich [11] Probleme: Prozessierung der verspannten Schichten Kristall- und Materialdefekte Dotieratome haben andere Diffusionseigenschaften Selbstaufheizung des Kanals 56 28

29 Double-gate FET Funktionsweise Einstellen der Einsatzspannung im Double-Gate FET Top-Bottom-Gate Vertical Sidewall MOSFET FinFET Double-gate FET Funktionsweise (I) Die beiden Gates können unabhängig von einander angesteuert werden. Dadurch kann ein Gate die Schwellspannung des anderen Gate-Kanals steuern [11, 20]. Verbesserte elektrostatische Eigenschaften des Kanals [11, 20] Kanaldicke durch Quanteneffekte auf ca. 3 nm beschränkt [20]. Justierung der beiden Gate-Kontakte aufeinander evtl. problematisch [20]

30 Double-gate FET Funktionsweise (II) Probleme bei Herstellung von Double-Gate MOSFETs [15] 1. Definition beider Gates auf dieselbe Größe 2. Self-Aligment von Source und Drain auf beide Gates 3. Ausrichtung der Gates aufeinander 4. Niederohmige, flächeneffiziente Verbindung beider Gates Double-gate FET Funktionsweise (III) Simulation von Double-Gate FET und konventionellen Bulk-Single-Gate FET [15] 60 30

31 Double-gate FET Funktionsweise (IV) Potentialtöpfe und zugehörige Energie-Bänder bei starker Inversion (links); Quantenverteilung von Minoritäten in DG-Potentialtöpfen bei starker Inversion (rechts) Double-gate FET Funktionsweise (V) Abhängigkeit der Elektronenkonzentration von Dicke des Kanals [8] 62 31

32 Double-gate FET Einstellen der Einsatzspannung im DGFET Schwellspannung im Bulk-MOSFET [5]: U th U FB QB Q c ox ss 2W e Fi Änderung der Schwellspannung des 1. Kanals (beeinflusst durch Gatespannung U G2 des 2. Gates) [18]: U t U dep ox1 T1 G2 tox2 Leistungsbedarf kleiner Double-gate FET Top-Bottom-Gate (I) Querschnitt eines Double-Gate FET mit Top- und Bottom-Gate [20] 64 32

33 Double-gate FET Top-Bottom-Gate (II): Drei verschiedene Aufbaumöglichkeiten Stromrichtung Querschnitt durch Double-Gate FETs in verschiedenen Aufbauvarianten Double-gate FET Top-Bottom-Gate (III) - Herstellung aufwendig [11] - Justierung der Gates schwierig [11] SOI Eigenschaften keine Verbesserung bei Ion/Ioff [11]? Dimensionierung des Gates wie bisher + verbesserte Kurzkanaleigenschaften [11] + unabhängig ansteuerbare Gates [11] (Einstellung von U th ) 66 33

34 Double-gate FET Top-Bottom-Gate (IV) Self-Aligned Double-Gate FET mit Top-Gate und Bottom-Gate [32] Double-gate FET Vertikaler MOSFET (I) SEM Bild eines 250nm großen senkrechten double-gate MOSFET (50nm dünner Fin) [28] 68 34

35 Double-gate FET Vertikaler MOSFET (II) + Standard-Lithographie verwendbar [28] + Kanallänge nicht durch lithographischen Schritt, sondern durch Epitaxieschritt bestimmt [11] + 3D-Integration möglich [11] + I on /I off um 20-30% verbessert[11] + self-aligned Gates, Geometrie der Gates gleich [15] - Sperrschichtintegration schwierig [11] - Prozessintegration schwierig [11] - Dimensionierung der Gate-Länge schwierig Double-gate FET FinFET (I) FinFET Aufbau [15] 70 35

36 Double-gate FET FinFET (II) Inverter aus FinFETs [15] Double-gate FET FinFET (III) Abhängigkeit des FinFET-Verhaltens von der Fin-Dicke T Fin [17] DIBL kleiner für kleinere T Fin Strom I off kleiner für kleinere T Fin 72 36

37 Double-gate FET FinFET (IV) Vorteile/ Nachteile[11]: + Verbesserung bei den Kurzkanaleffekten + einfache Prozessintegration (ähnlich wie bekannte Herstellung von Trench-Isolation) [15] + planares Layout & Prozess (wie bei Bulk-MOSFET) + I on /I off um 20-30% verbessert + kleinere Leckströme durch Kanal und Gate [15] - schwierige Herstellung der Fins (Breite ca. 1/2 bis 1/3 der Gate- Länge) - Dimensionierung der Gate-Weite schrittweise [31] N-Gate FET (I) MOSFET mit umhüllendem Gate [8] 74 37

38 N-Gate FET (II) Unterschiedliche SOI Gate-Strukturen [27, 21] 1. single-gate MOSFET 2. double-gate MOSFET 3. triple-gate MOSFET 4. quadruple-gate MOSFET 5. Pi-gate MOSFET Intel s 22 nm Tri-Gate (2012) N-Gate FET (III) Kurzkanaleffekte bei unterschiedlichen Gate-Strukturen [21] je mehr Gates, desto geringer die Kurzkanaleffekte je kürzer die Gatelänge, desto stärker die Kurzkanaleffekte 76 38

39 N-Gate FET (IV) Kurzkanaleffekte bei unterschiedlichen Gate-Strukturen [21] je mehr Gates, desto geringer die Kurzkanaleffekte je schmaler die Gateweite, desto besser die Kurzkanaleffekte N-Gate FET (V) Eigenschaften[11]: Vorteile: + I on /I off um 20-30% verbessert + höherer Treiberstrom + doppelt dickes Si möglich + verringerte Gate-Weite, unterdrückt Kurzkanaleffekte Nachteile: - begrenzte Bauelement-Weite - Kanteneffekte 78 39

40 Alternative Materialien im Gatebereich (I) Hoch - Dielektrika: Dünne Gate-Oxidschichten besitzen hohe Tunnelströme. Verwendung von Dielektrika mit hoher Dielektrizitätszahl (z.b. Ta 2 O 5 : 25; TiO 2 : 80) - Phononen-Streuung reduziert Elektronenbeweglichkeit bei Dielektrika mit hohen r [13, 37] - Kombination von Hoch - Dielektrika und poly-si-gate führt zu höherem U th [37] Metallgate Hoher Schichtwiderstand von poly-si Verwendung von Metall als Gate-Kontakt führt zu höheren Schaltgeschwindigkeiten Alternative Materialien im Gatebereich (II) Vergleich möglicher Gateoxide [36] 80 40

41 Mischformen und weitere Ansätze (I) Strained SOI MOSFET Strained SOI MOSFET[9] Mischformen und weitere Ansätze (I) Vertikaler MOSFET MOSFET mit senkrechtem Gate [26] 82 41

42 Mischformen und weitere Ansätze (I) Vertikal verspannter MOSFET MOSFET mit vertikalem, verspanntem Kanal [9] Mischformen und weitere Ansätze (I) Vertikaler Tunnel FET (I) Schematischer Querschnitt durch einen vertikalen Tunnel FET (links) und Ausschnitt eines TEM-Bildes (rechts) [14] 84 42

43 Mischformen und weitere Ansätze (I) Vertikaler Tunnel FET (II) Banddiagramm im Kanal des Tunnel FET bei verschiedenen U G und U DS [14] Ausblick Technologischer Ausblick (I) Weitere Möglichkeiten/ Probleme zur Weiterentwicklung[30]: übereinander integrierte Mikrokomponenten (Chip-Stacks) dreidimensionale Integration von MOS-Transistoren übereinander Problem der Durchkontaktierung ergibt eine Verlangsamung der Verkleinerung 86 43

44 9.4 Ausblick Technologischer Ausblick (II) Entwicklung der Funktionalität [30] Mithilfe neuartiger Technologien ist ein Funktionalitätsgewinn zu erwarten, der dem bisherigen nahekommt Ausblick Technologischer Ausblick (III) geschätzte Parameter für Technologien im Jahr 2016 (Daten aus ITRS Emerging Research Device 2003 [11]) NEMS: Nanoelectromechanical systems (conservative) RSFQ: Rapid single flux quantum (logic) 88 44

45 9.4 Ausblick Technologischer Ausblick (IV) Ausblick Technologischer Ausblick (V) Geschätzte Parameter für Technologien im Jahr 2016 [11] 90 45

46 9.4 Ausblick Marktentwicklung Weltmarkt für Mikrochips [30] 91 Literatur [1] Prof. Dr. E. Kasper: Vorlesung Halbleitertechnologie I, Universität Stuttgart, WS 2002/03 [2] Prof. Dr. E. Kasper: Vorlesung Quantenelektronik I, Universität Stuttgart, SS 2002 [3] Prof. Dr. J.Werner: Vorlesung Bauelemente der Mikroelektronik I, Universität Stuttgart, WS 2000/01 [4] Prof. Dr. M. Berroth: Vorlesung Impuls- & Digitaltechnik I, Universität Stuttgart, SS 2002 [5] Prof. Dr. H. Ryssel: Vorlesung Prozessintegration & Bauelementearchitektur, Universität Erlangen-Nürnberg [6] Jerry G. Fossum: Overview of Augmented Silicon Technology Trends, International Electronic Device Meeting, Dezember 2003 [7] Jean-Pierre Colinge: Silicon on Insulators MOSFETs, International Electronic Device Meeting, Dezember 2003 [8] Digh Hisamoto: Multi-Gate FETs, International Electronic Device Meeting, Dezember 2003 [9] Shin-ichi Takagi: Strained Silicon Technology, International Electronic Device Meeting, Dezember 2003 [10] David L. Harame: SiGe Bipolar/BiCMOS Devices and Technology, International Electronic Device Meeting, Dezember 2003 [11] International Technology Roadmap For Semiconductors, 2003 Edition, siehe public.itrs.net [12] Yongxun Liu et al: A Highly Threshold Voltage-Controllable 4T FinFET with an 8.5-nm-thick Si-Fin Channel, Juli 2004, IEEE Electron Devices Letters, Vol. 25, No. 7 [13] Robert Chau et al: High-k/ Metal-Gate Stack and its MOSFET Characteristics, IEEE Electron Device Letters, Juni 2004, Vol. 25, No. 6 [14] Krishna K. Bhuwalka et al: Vertical Tunnel Field-Effect Transistor, Februar 2004, IEEE Transactions On Electron Devices, Vol. 51, No. 2 [15] Edward J. Nowak et al: Turning Silicon On Its Edge, Januar 2004, IEEE Circuits & Devices Magazine 92 46

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