WCET-Analyse in Mehrkern- Systemen

Transkript

1 WCET-nalyse in Mehrkern- Systemen Sebastian Rietsch Folie 1

2 Inhalt 1. Motivation. Messbasierter nsatz 3. Statische WCET-nalyse 1. Pfadbasierte Bestimmung, Timing Schema, IPET. Hardware-nalyse 4. WCET(m) Schätzung mittels SCE Technologie 5. Schluss Folie

3 Inhalt 1. Motivation. Messbasierter nsatz 3. Statische WCET-nalyse 1. Pfadbasierte Bestimmung, Timing Schema, IPET. Hardware-nalyse 4. WCET(m) Schätzung mittels SCE Technologie 5. Schluss Folie 3

4 Motivation ufgaben von Echtzeitsystemen müssen Deadlines einhalten, deshalb müssen deren usführungszeit bekannt sein. Worst Case Execution Time (WCET) bhängig von der Zielhardware Schranke, Schätzwert nforderungen an den ermittelten Wert: Darf niemals kleiner als die wahre WCET sein Soll möglichst genau sein Folie 4

5 Veranschaulichung Quelle: R. Wilhelm, The Worst-Case Execution Time Problem Overview of Methods and Survey of Tools Folie 5

7 Messbasierter nsatz Dynamische nalyse Repräsentative Menge an Eingaben Messung der usführungszeiten auf Hardware oder Simulator Hinreichend große nzahl an Messungen WOET (Worst Observed Execution Time) Unsicher: u.u. nicht alle möglichen Kontrollflüsse gemessen Startzustand des Prozessors beeinflusst usführungszeit nomalien Folie 7

9 Statische WCET-nalyse 1. Kontrollfluss-nalyse Überführung des Programmcodes in geeignete Repräsentation Ermittlung möglicher barbeitungspfade (implizit oder explizit) und Flussfakten. Hardware-nalyse Einfluss der Hardwarezustände auf die usführungszeit Modellbildung 3. bschätzung der WCET Ermittlung der WCET aus Informationen über Kontrollfluss und Hardware Folie 9

10 Control Flow Graph (CFG) int foo(int x){ int i = 0, ret = 0; while(i<10){ if(x<100){ } ret += 1337; } else{ ret = 100; } if(ret > 500){ } else{ } i++; } return ret; ret -= 100; ret += 100 // //B //C //D //E //F //G //H start B 5 C D 1 E 3 F G 5 5 H end Folie 10

11 Pfadbasierte Bestimmung Idee: Suche längsten Pfad durch den CFG Falls dieser Pfad realisierbar ist (Verzweigungen schliessen sich nicht gegenseitig aus), wurde Pfad mit WCET gefunden nsonsten: nimm zweitlängsten Pfad usw. Vorteile: Eignet sich für einfache Programme ohne Schleifenverschachtelung und geringer Rekursionstiefe Hardware-nalyse ist gut integrierbar Nachteile: Exponentielle Komplexität Folie 11

12 Timing Schema Idee: ufbau eines Syntaxbaums des Programms Besteht aus Sequentiellen Blöcken (seq) Verzweigungen (if) Schleifen (loop) T() sei die WCET eines Blocks Bottom-Up Traversierung des Baumes und zusammenfassen der Strukturen nach festen Regel T(seq(, B)) = T() + T(B) T(if() then (B) else (C)) = T() + max(t(b), T(C)) T(while(, B, maxiter)) = T() + (T() + T(B)) * maxiter Folie 1

13 Timing Schema int foo(int x){ int i = 0, ret = 0; while(i<10){ if(x<100){ } ret += 1337; } else{ ret = 100; } if(ret > 500){ } else{ } i++; } return ret; ret -= 100; ret += 100 // //B //C //D //E //F //G //H while maxiter = 10 seq if seq B C D if H E F G Folie 13

14 Timing Schema start while maxiter = 10 B seq 5 C D 1 E if seq 3 F G 5 5 H B C D if H end E F G Folie 14

15 Timing Schema start start while maxiter = 10 B B seq 5 C D 1 5 C D 1 E if seq 3 F G 5 5 H E,F,G 5 H 7 B C D if H end end E F G Folie 15

16 Timing Schema start while maxiter = 10 B seq 5 C D 1 if seq E,F,G 7 5 H B C D E,F,G H end Folie 16

17 Timing Schema start start while maxiter = 10 B seq 5 C D 1 B,C,D 7 if seq E,F,G 7 5 H 5 E,F,G H 7 B C D E,F,G H end end Folie 17

18 Timing Schema start while maxiter = 10 seq B,C,D 7 B,C,D seq E,F,G 7 5 H E,F,G H end Folie 18

19 Timing Schema start start while maxiter = 10 seq B,C,D 7 B,C,D 7 B,C,D seq E,F,G 7 5 H 1 E,F,G,H E,F,G H end end Folie 19

20 Timing Schema start while maxiter = 10 seq B,C,D 7 B,C,D E,F,G,H 1 E,F,G,H end Folie 0

21 Timing Schema start start while maxiter = 10 seq B,C,D 7 19 B,C,D,E, F,G,H B,C,D E,F,G,H 1 E,F,G,H end end Folie 1

22 Timing Schema start while maxiter = 10 B,C,D,E, F,G,H 19 B,C,D,E, F,G,H end Folie

23 Timing Schema start start while maxiter = B,C,D,E, F,G,H +(+19)*10 B,C,D,E, F,G,H 1 B,C,D,E, F,G,H end end Folie 3

24 Timing Schema Vorteile: Einfach, geringer ufwand Skaliert gut mit Größe des Programms Nachteil: Korrelation zwischen nicht-lokalen Codeteilen wird nicht berücksichtigt (z.b. sich ausschließende Verzweigungen) Nichtrealisierbare Pfade (infeasible paths) fließen in die Berechnung mit ein Überapproximation Schwierige Integration der Hardware-nalyse Folie 4

25 Implicit Path Enumeration Technique (IPET) Idee: Jeder Knoten i des CFG erhält neben seiner WCET t i einen Zähler x i, der angibt wie oft dieser Block ausgeführt wird Kante von Knoten i nach j erhält Zähler x ij ufstellung von Nebenbedinungen aus dem Code oder manuellen nnoationen (Strukturelle Bedingungen, maximale Schleifeniteration, ) Folgendes Optimierungsproblem ist zu maximieren: i t i x i Folie 5

26 Implicit Path Enumeration Technique (IPET) start B 5 C D 1 E 3 F G 5 5 H end Folie 6

27 Implicit Path Enumeration Technique (IPET) x start start x x B B x C x D 5 C D 1 x E E x F x G 3 F G 5 5 H x H x end end Folie 7

28 Implicit Path Enumeration Technique (IPET) x start x start x start x B x B x BC x C B x BD x D 5 C D 1 x end x CE x E E x DE x H x EF x EG 3 F x F x G G 5 x FH 5 H x H x GH x end end Folie 8

29 Implicit Path Enumeration Technique (IPET) x start x start x start x B x start = 1, x end = 1 x B x BC x C B x BD x D 5 C D 1 x end x CE x E E x DE x H x EF x EG 3 F x F x G G 5 x FH 5 H x H x GH x end end Folie 9

30 Implicit Path Enumeration Technique (IPET) x start start x start = 1, x end = 1 x end x x B x BC x C B x start x D 5 C D 1 x CE x E x B E x BD x DE x EF x EG 3 F x F x G G 5 x H Strukturelle Bedingungen: x start = x start x end = x end x = x start +x H = x end + x B x B = x B = x BC + x BD x C = x BC = x CE x D = x BD = x DE x E = x CE +x DE = x EF +x EG x F = x EF = x FH x G = x EG = x GH x H = x FH + x GH = x H x FH 5 H x H x GH x end end Folie 30

31 Implicit Path Enumeration Technique (IPET) x start start x start = 1, x end = 1 x end x x B x BC x C B 5 C D 1 x CE x E E x EF x EG 3 F x F x G G 5 5 H x H x start x B x BD x D x DE x FH x GH x H Strukturelle Bedingungen: x start = x start x end = x end x = x start +x H = x end + x B x B = x B = x BC + x BD x C = x BC = x CE x D = x BD = x DE x E = x CE +x DE = x EF +x EG x F = x EF = x FH x G = x EG = x GH x H = x FH + x GH = x H x = 11 x end end Folie 31

32 Implicit Path Enumeration Technique (IPET) x start start x start = 1, x end = 1 x end x x B x BC x C B 5 C D 1 x CE x E E x EF x EG 3 F x F x G G 5 5 H x H x start x B x BD x D x DE x FH x GH x H Strukturelle Bedingungen: x start = x start x end = x end x = x start +x H = x end + x B x B = x B = x BC + x BD x C = x BC = x CE x D = x BD = x DE x E = x CE +x DE = x EF +x EG x F = x EF = x FH x G = x EG = x GH x H = x FH + x GH = x H x = 11 WCET = max(x + x B + 5x C + x D + 3x F + 5x G + 5x H ) x end end Folie 3

33 Implicit Path Enumeration Technique (IPET) Vorteile: Komplexe Flussrestriktionen möglich z.b. x i + x j 1 (infeasible path) Hardware-nalyse ist integrierbar Verfahren zur Lösung des Optimierungsproblems (ILP, CP) existieren Nachteile: Lösung ist in der Regel NP-hart usführungsreihenfolge kann nicht durch Flussrestriktionen beschrieben werden Folie 33

35 Hardware-nalyse Bisher: Blöcke eines Programms sind unabhängig voneinander, bei modernen Prozessoren ist dies jedoch nicht der Fall Summe lokaler WCETs globale WCET Über-/Unterapproximation Features: Cache, Pipeline Sprungvorhersage Out-of-Order-Execution Superskalarität Spekulation Modellbildung Folie 35

36 Multicore-Systeme Bieten bessere Performanz werden immer beliebter Probleme Intercore-Interferenzen geteilter Ressourcen nomalien Gegenseitige Cache-Verdrängung DRM- und Bus-uslastung Kommunikation und Synchronisation Globales Scheduling Folie 36

37 Multicore-Systeme Folgen Starke bstraktion notwendig um Sicherheit der Schätzung zu gewährleisten npassung des Systems um Vorhersagbarkeit zu verbessern Performanz verschlechtert sich ufgaben können nicht mehr unabhängig voneinander analysiert werden Singlecore Verfahren u.u. nicht mehr anwendbar Modellierung wird komplexer Folie 37

39 Was ist SCE? Single Core Equivalence Technologie Exportierung virtueller Singlecore-Maschinen aus einem Multicore-System Verteilung geteilter Ressourcen (Cache, DRM) unter Kernen Kerne können getrennt voneinander analysiert werden WCET(m), WCET ist von der nzahl aktiver Kerne abhängig Folie 39

40 SCE Mechanismen Colored page lockdown Festhalten oft benutzter Seiten im Cache (lockdown) Neupositionierung der Seiten im Hauptspeicher (page coloring) PLLOC Kerne bekommen private DRM-Bänke MemGuard Gleimässige ufteilung der DRM-Bandbreite Beschräkung der Menge an Speicheranfragen, die eine Kern in einem festgelegten Zeitintervall stellen darf Folie 40

41 Multicore-System Core 1 Core Core m Geteilter Cache Speicher Controller DRM I/O Peripherie Folie 41

42 Multicore-System Core 1 Core Core m Zugewiesener Cache Zugewiesener Cache Zugewiesener Cache SC/1 SC/m I/O Peripherie DRM/1 DRM/m Folie 4

43 Multicore-System Core 1 Core Core m Zugewiesener Cache Zugewiesener Cache Zugewiesener Cache SC/1 SC/m I/O Peripherie Colored Lockdown MemGuard DRM/1 DRM/m PLLOC Folie 43

44 Progressive Lockdown Curve Quelle: Folie 44

45 Rechenverzögerung durch Speicherzugriffe Voraussetzungen der bschätzung DRM Controller und Bus rbiter arbeiten nach Rundlauf Verfahren garantiert, dass pro Periode jeder Kern gleichviele Speicheranfragen stellen darf Minimale und maximale Dauer einer Speicheranfrage wurde ermittelt Rechnung der Kerne kann verzögert werden durch Wettkampf um Bandbreite Regulation durch MemGuard Folie 45

46 Rechenverzögerung durch Speicherzugriffe Maximale Verzögerung durch Wettkampf lle Kerne stellen gleichzeitig K q Speicheranfragen Jede nfrage dauert L max Kern ist eine Dauer von (m 1)K q L max blockiert Maximale Verzögerung durch Regulation Nur ein Kern stellt K q nfragen Jede nfrage dauert L min Kern ist eine Dauer von P K q L min blockiert Herleitung eines Verzögerungsterms in bhängigkeit der Cache- Fehler einer ufgabe L min : minimale Dauer einer Speicheranfrage L max : maximaledauer einer Speicheranfrage P: Dauer der Regulationsperiode K q : maximale Speicheranfrage pro Regulationsperiode Folie 46

47 Vorgehen bei der Implementierung des Systems 1. Bestimmung der progressive lockdown curve aller ufgaben in Isolation. DRM ufteilung durch PLLOC und MemGuard 3. Verteilung der ufgaben auf die Kerne 4. Festlegung der Menge an fest im Cache gehaltenen Seiten jeder ufgabe 5. Planbarkeitsanalyse 6. Falls Planbarkeitsanalyse fehlschlägt: Wiederhole 3. und/oder 4. Folie 47

48 Planbarkeitsanalyse Voraussetzung Rate Monotonic Scheduling ntwortzeit einer ufgabe setzt sich zusammen aus: WCET in Isolation WCETs höherpriorer ufgaben in Isolation Rechenverzögerung durch Speicheranfragen Ergebnis: Iterative Formel, mit der WCET(m) einer ufgabe berechnet werden kann Direkte Planbarkeitsanalyse Folie 48

50 Schluss Relative junger Forschungszweig, angetrieben durch Prozessorrevolution Unerlässlich um Zuverlässigkeit von (harten) Echtzeitsystemen zu verfizieren Trade-off zwischen Komplexität der nalyse und Genauigkeit In der Regel: Benutzung von Tools zur Bestimmung der WCET (RapiTime, Bound-T, ait, ) bei Singlecore-Systemen Folie 50