DIGITALTECHNIK UND TECHNISCHE INFORMATIK

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1 Name (Blockschrift) Unterschrift Matrikel-Nr. Informatik Studiengang Fachhochschule Aachen Fachbereich Elektrotechnik und Informationstechnik Prof. Dr.-Ing. F. Wosnitza Prof. Dr.-Ing. H. Heuermann DIGITALTECHNIK UND TECHNISCHE INFORMATIK Mo., 12. Juli :30 bis 11:30 Uhr Es sind keine Hilfsmittel zugelassen (außer Taschenrechner mit einzeiligem Display und ohne Textspeicher). Sämtliche Kommunikationsmittel sind verboten. Es darf nur das ausgeteilte Papier verwendet werden. Schreiben Sie auf jedes Blatt Ihren Namen und Ihre Matrikelnummer. Ergebnisse, deren Lösungswege nicht aus der Darstellung ersichtlich sind oder die unleserlich sind, werden nicht gewertet. Aufgabe max.pkt Summe 150 Punkte Note:

2 Name: Matr.-Nr.: Blatt 2 Aufgabe 1: Gegeben sei eine Signalquelle S (ρ ) mit N = 4 gleichwahrscheinlich auftrete nden Symbolen S = { s 0,...,s 3 } mit p( si ) = prob{ S = si} i [ 0,...,3]. Die Symbole seien dualkodiert und sollen über einen gestörten Kanal übertragen werden. Das Kanalmodell ist in Abb.1.1 skizziert. Die Störquelle N ρ ) besitze folgende Einfachfe hler- Wahrscheinlichkeit, bezogen auf ein übertragenes Codewort CW( ρ k ) von: p( n 0 ) prob N( ρ ) = 0 = 0, und p( n 1 ) prob{ N( ρ ) = 1} = 01,. = k { } 9 ( k = k Abb. 1.1: Datenmodell des gestörten Übertragungskanals a) Bestimmen Sie die Entropie H (S) der diskreten Datenquelle S. Wie viele Bit benötigt man zum Übertragen eines Ereignisses, wie groß ist die mittlere Codewortlänge m (S) und die relative Redundanz r (S)? Wie groß ist die Mindest-Hammingdistanz d (S ), die Fehlererkennbarkeit F e (S) und Fehlerkorrigierbarkeit F k (S) des dualkodierten Codealphabets CW S(ρ)? Mittels des Parallel-Seriell- Schieberegisters werden gemäß Abb. 1.1 die Codeworte bitseriell über den Datenkanal übertragen. Berechnen Sie die Verbundwahrscheinlichkeits-Matrix [ p ( S, Y) ] der gestörten Datenübertragungsstrecke. Wie groß ist die Verbundentropie H ( S, Y ), die Entropie des Signals H (Y ), die Irrelevanz H ( Y / S), die Äquivokation H ( S / Y ) und die Transinformation TR( S Y ). b) Zur Erhöhung der Transinformation wird im Sender gemäß Abb. 1.2 eine Parity-Bit-Codierung auf gerades Hamming-Gewicht durchgeführt. Hierzu wird jedem Codewort (ρ ) p ( ρ) 0,1 CW ein Parity-Bit [ ] zugefügt. Das entstehende Codealphabet X (ρ) besitzt somit gültige und ungültige Codeworte. Vervollständigen Sie die untenstehende Tabelle der gültigen Codeworte X (ρ). S i S (ρ) CW ( ρ ) p (ρ) CW (ρ ) X Wie groß ist die Mindest-Hammingdistanz d (X ), die Fehlererkennbarkeit F e (X ) und Fehlerkorrigierbarkeit F k (X ) des Codealphabets CW X (ρ)? Die Party-Bit-Codierten Datenworte X (ρ) werden nun über den gestörten Kanal übertragen. Berechnen Sie die Verbundwahrscheinlichkeitsmatrix [ p ( X, Y )], die Verbundentropie H ( X, Y ), die Irrelevanz H ( Y / X ), die Äquivokation H ( X / Y ) und die Transinformation TR( X Y ) des Kanals. Um wie viel Prozent hat sich die Transinformation gegenüber der uncodierten Datenübertragung verbessert? s s s s 3 S S X S

3 Name: Matr.-Nr.: Blatt 3 Aufgabe 2: Gegeben sei das untenstehende logische Schaltnetz, zu dem eine Pfadsensibilisierung für die Eingangsvariable x 1 durchgeführt werden soll. x 0 x 1 y x 2 Abb.2.1: Logisches Schaltnetz a) Berechnen Sie die Schaltgleichung und führen Sie eine Pfadsensibilisierung für die Eingangsvariable x 1 durch. b) Zeichnen Sie den/die sensiblen Pfad(e) farbig in die obige Schaltung ein.

4 Name: Matr.-Nr.: Blatt 4 Aufgabe 3: Gegeben sei der in Abb. 3.1 skizzierte Vor/Rückwärts-Primzahlenzähler, der am Ausgang die dualkodierten Primzahlen ( 5, 7, 11, 13) ausgeben soll. Ist die Eingangsvariable x ( ρ) = 1, dann soll der Primzahlenzähler modulo vorwärts zählen ( 5, 7,11,13), ist die Eingangsvariable x ( ρ) = 0, dann sollen die Primzahlen modulo rückwärts gezählt werden (,11, 7, 5) 13. Die Startstellung des Schaltwerks liegt bei Z 0 ( ρ ) und kann jederzeit über den RESET-Eingang eingenommen werden. Die Ausgabe soll dualkodiert Y ( ρ ) = 8 y3 + 4 y2 + 2 y1 + 1 y0 ausgegeben werden. Das Schaltwerk soll aus maximal zwei JK-Flipflops und beliebig viele n Logikgattern aufgebaut sein. x(ρ) Modulo- Vor/Rückwärts- Primzahlenzähler (Schaltwerk) y 0 y 1 y 2 y 3 Clk RESET Abb.3.1: Modulo Vor/Rückwärts-Primzahlenzähler a) Stellen Sie die Zustandsfolgetabelle (Automatentafel) auf und skizzieren Sie den Zustandsfolgegraphen. Wie viele innere Zustände muss der Automat unterscheiden können? b) Kann der Automat als Mealy- und/oder als Moore-Automat realisiert werden? (Begründung) c) Ermitteln Sie die Schaltgleichungen für die Folgezustände Z ( ρ +1) und bringen Sie diese auf die charakteristische Form für ein JK-Flipflop. Bestimmen Sie die Ausgabefunktion y (ρ) für einen Mealy- Automaten. d) Skizzieren Sie das Schaltwerk und kennzeichnen Sie das g ( X, Z ) - und das f ( X, Z) -Schaltnetz.

5 Name: Matr.-Nr.: Blatt 5 KV-Diagramme zu Aufgabe 3:

6 Name: Matr.-Nr.: Blatt 6 Aufg. 4: Rückgekoppeltes Schieberegister (20 Punkte) Gegeben sei das in Abb.1 skizzierte Schaltwerk mit den Ausgängen A(ρ), B(ρ), C(ρ) und D(ρ) und einem Takteingang Clk. Der innere Schaltungsaufbau des Schaltwerkes ist in Abb. 2 wiedergegeben. Es besteht aus 3 negativ-taktflankengesteuerten D-Flip-Flops sowie einem zu entwerfenden Schaltnetz f. Schaltwerk A(ρ) B(ρ) C(ρ) D(ρ) Abb. 1: Schaltwerk mit den Ausgangsvariablen A(r); B(r), C(r) und D(r). Clk f A(ρ) B(ρ) C(ρ) D(ρ) Clk Abb.2: Innerer Schaltungsaufbau des Automaten Als Zustand nach dem? Taktimpuls bezeichnen wir die Zahl Z(ρ) = 4 A(ρ) + 2 B(ρ) + C(ρ) Mit Z(ρ)={A(ρ), B(ρ), C(ρ)} wird nach? Taktimpulsen, mit D(ρ) wird der Ausgang des Schaltnetzes f(a,c) nach ρ Taktimpulsen bezeichnet. Ausgehend vom Zustand Z 5 =(A=1,B=0,C=1) durchläuft das Schaltwerk die folgenden Zustände in der gemäß der Zustandsfolgetabelle angegebenen Reihenfolge.

7 Name: Matr.-Nr.: Blatt 7 n Z( ρ) A( ρ) B(ρ) C(ρ) Z( ρ+1) D(ρ) a) Tragen Sie für ρ=0 bis ρ=3 jeweils die Werte für D(ρ) ein! b) Wie ist das Schaltnetz f(a,c) aufgebaut? Füllen Sie dazu die folgende Wertetabelle aus. A C D c) Skizzieren Sie das Schaltnetz f(a,c). Benutzen Sie nur 2 fach NAND Gatter. d) Füllen Sie die Wahrheitstabelle für die restlichen Takte ρ=5 bis ρ=8 aus. e) Kann das Schaltwerk Zustände annehmen, die in der obigen Tabelle nicht aufgeführt sind? Benennen Sie diese. f) Im folgenden Diagramm ist für jeden Zustand ein Kreis dargestellt. Von jedem Kreis (d.h. Zustand Z(ρ)) aus zeichne man einen Pfeil zu dem folgenden Kreis (Folgezustand Z(ρ+1)).

8 Name: Matr.-Nr.: Blatt g) Wenn Sie den Zustand Z(ρ) nach dem ρ ten Taktimpuls kennen, können Sie daraus immer ableiten, in welchem Zustand Z(ρ-1) das Schaltwerk vor dem Taktimpuls war. Für jeden Zustand gebe man an, ob dies geht oder nicht (Begründung)! h) Das Schaltwerk wird im Zustand Z 5 =(A=1,B=0,C=1) gestartet. Zeichen Sie im untenstehenden Diagramm den zeitlichen Verlauf der Signale A, B und C ein. Clk A B C t

9 Name: Matr.-Nr.: Blatt 9 Aufg. 5 (20 Punkte) Moderne Digital- und Mikroprozessorschaltungen verwenden Clock -Signale zur Eliminierung von Laufzeiteffekten. Für die im Folgenden gegebene Digitalschaltung soll das Schaltverhalten einerseits als getaktete Schaltung bei ansteigender Clock -Flanke und andererseits als klassische Logikschaltung dargestellt werden. Jedes Gatter hat eine Verzögerungszeit von 10ns. Die Eingangssignale A und B sowie das Clock-Signal C und die Startwerte der inneren Größen X1 und X1 sowie der Ausgänge S und S sind gegeben. a) Tragen Sie das Schaltverhalten über der Zeit für X1 und S im Falle einer synchronen Schaltungsrealisierung mit Clock-Signal ein. b) Tragen Sie das Schaltverhalten über der Zeit für X1 und S im Falle einer asynchronen Schaltungsrealisierung ohne Clock-Signal ein. c) Welche Clock-Frequenz hat die Schaltung? d) Welchen Vorteil haben synchrone Schaltungen gegenüber asychronen sofern die Clock-Zeiten größer als die Gatterlaufzeiten sind?

10 Zu Aufg. 5: DTTI S04.1 Heu/Wa Name: Matr.-Nr.: Blatt 10

11 Name: Matr.-Nr.: Blatt 11 Aufg. 6 (20 Punkte) Eine Logikschaltung mit den beiden Eingängen U A und U B und dem Ausgang Uout wird mit der Vorsorgungsspannung Vcc=2V betrieben. Die Schaltung ist aus Widerständen und spannungsgesteuerten Schaltern aufgebaut. Sofern die Steuerspannung am Schalter kleiner als Vcc/4 (gemessen gegen Masse) ist der Schalter nichtleitend. Liegt die Steuerspannung über Vcc*3/4, so ist der Schalter leitend. Die Zwischenzustände sind nicht definiert (anzugeben mit n.d.). Jeder Schalter Si weist einen Serienwiderstand Ri auf, (i=1,2,3).

12 Name: Matr.-Nr.: Blatt 12 Zu Aufg. 6: a) Welcher Zusammenhang besteht zwischen den Strömen I 1 und I 4? b) Tragen Sie für alle vier Logikzustände und die Werte der gesuchten Spannungen und Ströme in der folgenden Tabelle ein! Die Widerstände R 1 -R 3 weisen die Werte von 100W auf und R 4 und R 5 haben jeweils den Wert von 1kW. Der Ausgang soll unbelastet sein. U A U B I 4 I 5 U S3 Uout in V in V in ma in ma in V in V c) Welche logische Funktion realisiert das gegeben Schaltwerk? d) Welche Leistung wird maximal in R 4 umgesetzt? e) Wie groß dürfen R 1 und R 2 maximal sein, damit die Schaltung noch einwandfrei arbeitet? Es gilt: R= R 1 =R 2 f) Welchen Nachteil hat diese Schaltungen gegenüber einer CMOS-Schaltung (insbesondere im statischen Zustand)? g) Geben Sie ein C²MOS-Schaltung an, die die gleiche Funktion hat wie die gegebene Schaltung.

13 Name: Matr.-Nr.: Blatt 13 Aufg. 7 (20 Punkte) Gegeben ist die folgende Innenbeschaltung eines CMOS-Gatters aus idealen P- und N-MOS Transistoren mit den Eingängen U und V, dem internen Punkt X und dem Ausgang Y. Die Schaltung wird mit Vcc=4V betrieben und alle Transistoren haben die Schaltschwelle von 2V. a) Vervollständigen Sie die folgende Tabelle. Zustände mit Spannungen >2V werden mit einer logischen 1 und Zustände mit Spannungen <2V mit einer logischen 0 gekennzeichnet. U V X Y b) Um welches Gatter handelt es sich?

14 Name: Matr.-Nr.: Blatt 14 Zu Aufg. 7: Gegeben ist nun eine CMOS-Schaltung nach dem folgenden Bild mit gleichen Transistoren und gleichen Logikzuständen und pegeln. Getaktet wird die Schaltung über das Signal Clock1 (kurz C 1 ). c) Gegeben Sie die inneren Logikzustände L und X sowie den Logikzustand am Ausgang (Out) über der Zeit im folgenden Diagramm in Abhängigkeit des Eingangssignals (In) und des Clock-Signals an. d) Wie bezeichnet man diese Schaltung?

15 Name: Matr.-Nr.: Blatt 15 Aufg. 8 (20 Punkte) a) Für welches Bauelement lässt sich der Wert 20 ff angeben? Was bedeutet ff? b) Wie wird aus dem Strom I und der Spannung U die elektrische Leistung P berechnet? c) Die Stromversorgungsleitung zwischen Schaltnetzteil und CPU hat einen elektrischen Widerstand von 50mW. Welche Spannung U netz muss das Schaltnetzteil liefern, damit an der CPU 2.9V bei einem Stromfluss von 1.8A anliegen? d) Ein Treiber für eine Datenleitung nimmt bei einer Versorgungsspannung von 1V eine Leistung von 10mW auf und kann einen Strom von 10mA bei einem High-Signal von 0.8V treiben. Wie groß ist der Wirkungsgrad h des Treibers? e) Skizzieren Sie den prinzipiellen Aufbau einer Gatterschaltung in C²MOS- Technik! f) Wofür steht die Ankürzung CMOS? g) Skizzieren Sie das dynamische D-Flipflop mit einem CMOS-Transistor! h) Welche Arten von nicht flüchtigen Speichern gibt es? Es genügt die Angabe der abgekürzten Namen. i) Wozu verwendet man Dekoder in Speicherbausteinen? j) Geben Sie das Schaltbild der 1-Transistorzelle einer DRAM-Speichereinheit mit den Anschlüssen BL und WL an. k) Welche digitalen Speichermedien verwenden sogenannte Pits zur Datenspeicherung? Die Angabe der Abkürzungen genügt. l) Welcher Widerstandswert wird im LVDS-Standard zur Realisierung der Wellenwiderstände der differentiellen Übertragungsleitungen und der Terminierungen eingesetzt? m) Illustrieren Sie wie ein typisches Augendiagramm einschließlich einer Maske zur Durchführung eines BER-Test aussieht.