Grundlagen von Caching-Mechanismen beim Zusammenspiel von Mikroprozessor und Betriebssystem. Klaus Kusche Dezember 2015
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- Anke Fischer
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1 Grundlagen von Caching-Mechanismen beim Zusammenspiel von Mikroprozessor und Betriebssystem Klaus Kusche Dezember 2015
2 Inhalt Ziele & Voraussetzungen Grundidee & Beispiele von Caches Bedeutung effizienter CPU-Caches Caches in modernen CPU's Zusammenspiel Caches / Betriebssystem
3 Verständnis Ziele... der Grundidee und der Arten von Caches,... der Bedeutung von Caches,... der Caches moderner Prozessoren,... ihrer Rückwirkung auf das Betriebssystem, ihrer effizienten Nutzung Kenntnis... der wichtigsten Fachbegriffe
4 Grundkenntnisse von Hardware: Voraussetzungen Arbeitsweise Prozessor und Speicher, Adressierung, MMU Multicore- / Multiprozessor-Systeme Betriebssystem: Virtuelle Speicherverwaltung (virtuelle / reale Adressen) Prozesse & Scheduling
5 Ein Cache ist ein schnellerer Zwischenspeicher für vermutlich mehrmals benötigte Daten die im Original langsam zu beschaffen sind.
6 Idee des Caching Wenn du dieselben Daten zum zweiten, dritten,... Mal brauchst, bekommst du sie sofort aus dem Cache und musst kein zweites, drittes,... Mal langsam auf die Originaldaten zugreifen.
7 Ein Cache soll transparent = ohne Änderung der Funktionalität, unsichtbar für darauf aufbauende Software und für den Anwender die Performance steigern!
8 Beispiele für Software-Caches In Anwendungen / Libraries / Diensten: Webseiten-Cache im Browser DNS-Cache (Name Resolution Cache) Im Betriebssystem: Cache für Filesystem- und Directory-Daten Netzwerk: ARP-Cache (Level 2 Adressen / IP-Adressen) ==> Cache-Verwaltung in Software ==> Cache-Daten im normalen RAM
9 Beispiele für Hardware-Caches In Platten-Laufwerken & RAID-Controllern: Disk-Cache ==> Cache-Verwaltung durch SW in eigenem µ C ==> Cache-Daten in eigenen DRAM-Chips Im Prozessor:... kommt gleich! ==> Cache-Verwaltung in HW-Logik ==> Cache-Daten in eigenem On-Chip-RAM (technologisch: schnelles SRAM, nicht DRAM)
10 Praktischer Nutzen... (1) Entwicklung von Mikroprozessoren: intel 8080 (2 MHz)... intel i7 (4 GHz) Takt-Speedup 2000, aber realer Speedup >> 1 Mio. ==> HW-Architektur-Speedup (bei gleichem Takt) > 500 Davon (grob geschätzt) Anteil Speedup durch Prozessor-Caches ~ 10
11 Praktischer Nutzen... (2) Instruktions-Bedarf eines modernen Prozessors: 4 Cores * ~ 3,5 Instruktionen pro Core & Takt * ~ 2,5 Bytes pro Instruktion * 4 GHz = 140 GB / s (nur Instruktionen, noch ohne Daten!) Realer RAM-Durchsatz: max GB / s ==> Ohne Caches verhungert der Prozessor!
12 Praktischer Nutzen... (3)... siehe Demo valgrind Cache Hit Rates > 99 %!
13 Caches im Prozessor (1) Für Daten und Instruktionen, d.h. für das normale RAM Größe Zugriffszeit Anordnung (Takte) (typisch) L1 I KB 2-5 per Core L1 D KB 2-5 per Core L2 0,25-4 MB 8-25 per 1-4 Cores L MB shared per Chip L MB > 100 externes edram Zum Vergleich: Zugriffszeit RAM: > 250 Takte!!!
14 Caches im Prozessor (2) TLB (Translation Lookaside Buffer) In der MMU: Cache für Pagetable Entries L1: Entries + L2: Entries reicht für 256 KB - 8 MB Working Set ( aktives RAM) BTB (Branch Target Buffer) Im Instruction Decoder / Sprungvorhersage: Cache für bisherige Sprungziele Sprünge (jede falsche Sprungvorhersage kostet ~ 15 Clocks!) ==> Mehr als 50 % der Chipfläche sind Caches!
15 Merkmale eines Caches Schreib-Strategie: Write through / Write back Größe einer Cache-Zelle = Cache Line Size ( Bytes) Was kommt wohin? (Wie findet man die Daten wieder?) Assoziativität (bzw. Directly mapped ) + Tags Was wird rausgeworfen? (wenn der Cache voll ist) Replacement strategy
16 Zusammenspiel... (1)... zwischen Mikroprozessor und Betriebssystem??? Auf den ersten Blick im Normalbetrieb minimal: Hardware-Caches sind transparent für das Betriebssystem Software-Caches des Betriebssystems sind Prozessor-unabhängig
17 Aber: Zusammenspiel... (2) VIVT-Caches: Showstopper für moderne OS! Performance-Kriterium: Cache-freundliches Scheduling Allgemein: Cache-freundliche Programmierung Kleinigkeiten, z.b. - Disk Cache Flush bei Shutdown oder Unmount - TLB Flush bei Adressraum-Wechsel - I/O- und DMA-Bereiche ev. uncacheable setzen
18 VIVT-Caches: Idee, Vorteil VIVT... virtually indexed, virtually tagged VIPT... virtually indexed, physically tagged PIPT... physically indexed, physically tagged Arbeitet der Cache mit virtuellen / realen RAM-Adressen? VIVT-Caches sind vor der MMU (CPU-seitig) PIPT-Caches sind dahinter (RAM-seitig) Cache Hit: Zeit für MMU / Address Translation entfällt! (2-4 Clocks bei TLB Hit, ewig bei TLB Miss) Cache Miss: Zeit für Cache Lookup entfällt! (weil Cache Lookup und Address Translation parallel laufen) ==> VIVT-Caches sind schneller!
19 VIVT-Caches: Nachteile (1) Nach jedem Prozess- (Adressraum-) Wechsel: Cache ist ungültig! (selbe virtuelle Adresse = selbe Cache-Zelle entspricht plötzlich anderen Daten im RAM) Betriebssystem muss Cache komplett invalidieren (meist per SW-Schleife pro Cacheline), dabei Writeback aller dirty Cachelines Nach jedem Prozesswechsel ist der Cache leer: Neuer Prozess läuft anfangs sehr langsam, Cache muss erst wieder warmlaufen ==> Sehr langsam!!!
20 VIVT-Caches: Nachteile (2) Weitere Probleme: Wenn das OS zwei verschiedene virtuelle Adressen auf dieselbe reale Adresse mappt: Zwei Cache-Zellen speichern selben RAM-Inhalt! Cache Aliasing (Vermeidung durch OS oder HW) VIVT-Caches sind nicht Multicore- oder I/O-fähig: Datenänderung von außen mit realen Adressen würde Reverse Address Translation erfordern! (zur Invalidierung der betreffenden Daten im Cache)
21 VIVT-Caches: Realität Echte VIVT-Caches nur bei sehr kleinen oder sehr alten Prozessoren (z.b. ARM-Prozessoren > 12 Jahre alt) ==> Für moderne OS (Linux) de facto ungeeignet ==> OS ohne virtuelle Speicherverwaltung nötig! (oder mit gemeinsamen / disjunkten Adressräumen pro Prozess) Bei großen Prozessoren: - L1 ist VIPT + Hardware-Tricks: Fast so schnell wie VIVT Prozesswechsel-sicher in Hardware - L2, L3 ist PIPT
22 Caches und Scheduler (1) Prozessor: Shared Cache ist aufwändiger und langsamer ==> L1 und L2 sind meist lokal pro Core (ev. 2 Cores) Scheduler: Ziel: Optimale Auslastung, schnellste Reaktion ==> Ein Runnable Prozess wird möglichst sofort auf irgendeinen freien Core gelegt
23 Caches und Scheduler (2) Problem, wenn der Prozess zuletzt auf einem anderem Core gelaufen ist: Code & Daten liegen im falschen Cache Prozess läuft langsamer Cache-Ausnutzung sinkt (Daten des Prozesses belegen 2 Caches!) ==> Jeden Prozess wenn es leicht geht (Heuristik!) auf seinem Core halten Bei Servern: Dasselbe für Prozessor-Chips (L3-Cache)
24 Cache-freundlicher Code (1) Caches laden immer eine ganze Cacheline (meist 64 Bytes) Nach jedem Zugriff ist der Zugriff auf die 64 Nachbar-Bytes fast gratis (Daten sind schon im L1-Cache) 1024 einzeln verstreute Bytes lesen kostet 64 KB Cache und 1024 RAM-Zugriffe 1024 sequentielle Bytes lesen kostet 1 KB Cache und 16 RAM-Zugriffe
25 Cache-freundlicher Code (2) ==> Häufig / gemeinsam benutzte Daten unmittelbar nacheinander speichern! ==> In Strukturen und Objekten: Alle kleinen und häufigen Member vorne, alle großen oder seltenen Member hinten! ==> Mehrdim. Arrays zeilenweise durchlaufen, nicht spaltenweise! ==> Daten auf Cacheline-Grenzen ausrichten! (z.b. 32 Bytes quer über 2 Cachelines: Unklug!)
26 The end Fragen?
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