Hauptspeicher. Architektur. Höhere Informatik : - Programmierung, Datenbanken, Verteilte Systeme, Theorie...

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1 F. Hauptspeicher Hierarchische Datenspeicherung. Organisation und Verhalten von Hauptspeichermodulen. Caches und assoziative Speicherung. Virtueller Speicher. Höhere Informatik : - Programmierung, Datenbanken, Verteilte Systeme, Theorie... Systemprogrammierung: - Betriebssystemkonzepte, E/A-Geräte, Treiber... Rechnerarchitektur: F - Bussysteme, Rechenwerke, Caches, Pipelining Instruktionssatz: - Adressenbildung, Registersemantik, Assembler Mikro-Architektur: - Instruktionszyklen, µ-programme, RISC/CISC E G Architektur D B C Digitaltechnik: - Rechnerarithmetik, Schaltwerke, Gatter, Logik... Elektronik: - Strom & Spannung, Transistoren, ICs E-1

2 F.1. Speichermedien und Hierarchie F.1.1 Technologien zum Speichern von Daten Zum Teil Wiederholung aus Technische Informatik I. Physikalische Grundlage: Magnetismus: Magnetkernspeicher, Magnetband, Diskette, Festplatte Modifikation von Strukturen: Lochkarte, Schallplatte elektrische Ladungen: Kondensator, DRAM Optik: Bar-Codes, CD-ROM, DVD Rückkopplung: Flip-Flops, SRAM Charakteristiken/Kennnwerte: Geschwindigkeit Speicherdichte Energiebedarf Robustheit Kapazität Kosten => E-2

3 F.1.2 Speicherhierarchie 10 ms 100 ms 100 s Cache-Buffer Hauptspeicher/RAM Festplattenspeicher CD-ROM/DVD/BlueRay Magnetband-Archive Sequentieller Zugriff 10 ns Zugriffszeit/Latenz 1 ns Register 1 KByte 4 MByte Kapazität 100 ps wahlfreier Zugriff Ungefähr sechs Ebenen in modernen Systemen unterscheidbar: 4 GByte 500 GByte 50 GByte 5 TByte E-3

4 F.1.3 Maßeinheiten für die Kapazität von Speichern: Zweierpotenzen: 1 kbyte = 1 KByte = 1 KByte = 1024 Byte = 2 10 Byte 1 MByte = 1 MB = 1024 KByte = 2 20 Byte = Byte 1 GByte = 1024 MB = 1024 x 1024 x 1024 Byte = 2 30 Byte = Byte 1 TByte = 1024 GB = 2 40 Byte = Byte oft auch Zehnerpotenzen: 1 kbyte = 1 kb = 1000 Byte, oder Binärpräfixe: 1 KibiByte = 1024 Byte, 2 10 Byte. Kilo Mega Giga Tera Peta Exa Zetta Yotta ~1,03E+03 ~1,05E+06 ~1,07E+09 ~1,10E+12 ~1,13E+15 ~1,15E+18 ~1,18E+21 ~1,21E+24 elektrisch magnetisch im Netz E-4

5 F.2. Einfaches Beispiel eines Speicherchips F.2.1 Stiftbelegung für Speicherchip 32 KByte SRAM: 3 Steuerleitungen ( Chip-Select, Write-Enable, Output-Enable), 15 Adressleitungen (A0.. A14), 8 Datenleitungen (I/O1.. I/O8), Copyright NEC Electronics Corporation 1990, 1992, E-5

6 F.2.2 Zugriffssteuerung Steuersignale sind invertiert, aber: not Chip-Select deaktiviert den Schaltkreis (ISB ~ 50 µa), Write-Enable aktiviert die Speicherung eines neuen Wertes, Output-Enable aktiviert die Treiber für den Datenbus (Tri-State). Copyright NEC Electronics Corporation 1990, 1992, 1994 E-6

7 F.2.3 Blockschaltbild des SRAM-Speicherbausteins Copyright NEC Electronics Corporation 1990, 1992, 1994 E-7

8 F.2.4 Ablauf eines Speicherzugriffes: Zeitlicher Ablauf beim Lesen: In Wirklichkeit jedoch wesentlich komplexere Abläufe, CS - Chip Select, Output-Enable, Write-Enable... z.b. 15 Adressleitungen, z.b. 8 Datenbits. OE CS Adressen Daten tac t tcycle tac - access time / Zugriffszeit: Zeit vom Anlegen einer Speicheradresse bis zum Vorliegen der Daten (Lesezugriff). tcycle - cycle time / Zykluszeit : Zeit vom Anlegen einer Adresse bis zum möglichen Anlegen der nächsten Adresse. E-8

9 F.1. ROM (Read Only Memory, Festwertspeicher) Nichtflüchtige Speicher - Information bleibt auch ohne Versorgungsspannung über einige Jahre erhalten! Anwendungen: hauptsächlich für lesenden Zugriff, Boot-ROM, BIOS-ROM, VGA-BIOS, Programmspeicher für PDA, Handy etc. Konfigurationsspeicher, µ Programme. ROM (Read Only Memory) bezeichnet im Prinzip alle Festwertspeicher, wird deshalb als Oberbegriff verwendet, im engeren Sinne zum Zeitpunkt der Chip-Herstellung programmiertes ROM, etwa durch Aufbringen der letzten Metallisierungsschicht auf den Chip, ROM im engeren Sinne auch als Mask-ROM bezeichnet.. PROM (Programmable Read Only Memory): einmalig programmierbarer ROM-Speicher (im engeren Sinne), mit speziellem Programmiergerät wird die Information eingebrannt, elektrisch programmierbar (durch zusätzliche Steuerleitungen, bzw. Pegel). E-9

10 F.1.1 REPROM - Reprogrammable Memory EPROM - Eraseable PROM: mit UV-Licht löschbarer PROM-Speicher: EEPROM - Electrically Eraseable PROM: typische Verwendung für BIOS/Boot-ROM im Rechner, erlaubt Einspielen neuer BIOS-Versionen ("flashen"), elektrisch löschbarer Speicher. CMOS-RAM: speichert die Konfiguration eines Rechners (BIOS-Passwort, Festplatten, Taktrate...), CMOS-RAM evtl. löschen durch Abklemmen der Batterie, RAM-Speicher mit interner oder externer Pufferbatterie, auch NV-RAM - Non Volatile RAM genannt, nicht verwechseln mit BIOS-ROM: Flash-Speicher: ursprünglich Markenname, heute viele Handelsformen (SD, MS, SM...), ähnlich EEPROM, jedoch höhere Packungsdichte, blockweises Neuschreiben. zum CMOS-RAM E-10

11 F.1. RAM (Random Access Memory) Ausführungsform: DIMM-Module mit mehreren Chips, 2 Reihen in-line Kontakte ( ~150), Taktraten 100 MHz bis 1 GHz, Halbleitertechnologie. Verwendung: Arbeitsspeicher für Variablen & Code, lesende und schreibende Zugriffe möglich, wahlfreier Zugriff auf beliebige Speicheradresse (Random!), alle Zugriffe dauern etwa gleich lang, (im Unterschied zu Platten- & Bandzugriffen). Informationen gehen nach Ausschalten der Versorgungsspannung verloren! SRAM (Static RAM) - statischer RAM-Speicher DRAM (Dynamic RAM) - dynamischer RAM-Speicher SDRAM (Synchronous Dynamic RAM) - taktsynchrones DRAM, Dynamische RAM-Bausteine benötigen regelmässige Refresh-Zyklen. NB: Auch Read-Only Speicher erlauben wahlfreien Zugriff. E-11

12 F.1.1 SRAM - Static Random Access Memory Auf Flip-Flop-Prinzip basierender Speicher (vgl. Ti-1 ): Aufbau einer Speicherzelle in verschiedenen Technologien, z.b. in CMOS-Technik (Complementary Metal Oxide...), hält Information solange Stromversorgung aktiv ist. Einzelnes Flip-Flop (ohne Auswahlschaltung): E-12

13 F.1.2 SRAM-Zelle SRAM-Zelle mit zwei Invertern die zwei Inverterausgänge halten einander gegenseitig (Flip-Flop, zwei stabile Zustände), die Select-Leitung kann das Flip-Flop mit der Lese-/Schreib-Leitung verbinden, - über 2 zusätzliche Transistoren, insgesamt 6 Transaistoren: Flip-Flop SelectLeitung Bit lesen oder schreiben Invertiertes Bit lesen oder schreiben E-13

14 Schreiben in die Speicherzelle: Schreibleitungen werden komplementär beschaltet (0,1) oder (1,0), die Select-Leitung wird auf 1 gesetzt (Impuls), Inverter schwingen in den einen bzw. anderen stabilen Zustand ein, nach dem Einschwingen der Inverter Rücknahme der Select-Leitung möglich, Flip-Flop Zustand bleibt erhalten, solange Betriebsspannung angelegt bleibt Flip-Flop Select Leitung Bit lesen oder schreiben Invertiertes Bit lesen oder schreiben E-14

15 Lesen von der Speicherzelle: die Leseleitungen werden von der gerade aktivierten Speicherzelle getrieben. im Prinzip genügt eine Leseleitung. Statische RAM-Zelle aus 6 Transistoren: hier MOSFET-Transistoren (Polung vereinfacht dargestellt): E-15

16 F.1.3 Speichermatrix aus SRAM-Zellen CS (Chip Select) aktiviert den Chip zum Lesen oder Schreiben. WE (Write Enable) zeigt Schreibvorgang an. E-16

17 F.1.4 Einsatzfelder für SRAM SRAM-Eigenschaften schneller Zugriff, z.b. 4 ns auf externem Baustein, Zugriff 1ns falls im Prozessor integriert, großer Platzbedarf auf dem Chip, geringer Stromverbrauch, dauerhafte Speicherung, teuer bez. Chipfläche. Einsatzfelder: Mission-Critical-Applications (z.b. Weltraumanwendung*), schneller Hauptspeicher (z.b. Hochleistungsrechner), Cachespeicher (Level 1 und 2 Caches), Mobile Geräte... * Unempfindlich gegen Strahlung und Einstreuungen. E-17

18 F.1.5 DRAM - Dynamic Random Access Speicher Dynamisches RAM muss periodisch aufgefrischt werden: ein Bit wird als Ladung in einem Kondensator gespeichert, durch den Kondensator fliesst ein kleiner Leckstrom, die Ladung hält sich nur wenige Millisekunden. Einzelne DRAM-Zelle: Wesentlich kleiner als eine SRAM-Zelle (vierfache Dichte), Kondensator zur Speicherung der Information, eine Schreib-/Leseleitung pro Spalte, eine Auswahlleitung pro Zeile, diese schaltet Transistor, E-18

19 F.1.6 Matrixaufbau eines DRAM-Speichers Byteadresse üblich, trotz Zugriff auf z.b. 64 Bit Wörter. Gewünschtes Speichermodul/-bank, Byteadresse im Wort (3 Bit), Spaltenadresse, Zeilenadresse. Adresse Zeilen-Adressdecoder Die Speicheradresse wird aufgespalten: Zeilen-Halteregister Decoder für Spaltenadresse Read / Write Logik Datenbit E-19

20 F.1.7 Betrieb einer DRAM-Matrix Intern wird immer eine ganze Zeile gelesen, geschrieben oder aufgefrischt. Auffrischung: periodisches Lesen und Zurückschreiben der DRAM-Zellen gleicht Ladungsverlust aus, im Chip drin wird immer eine ganze Zeile ausgelesen und zurückgeschrieben, eine Chip-interne Logik sorgt dafür, dass alle Zeilen an die Reihe kommen, früher externe Refresh-Logik erforderlich, heute auf dem Chip. Lesen einer DRAM-Zelle: Auswählen der DRAM-Zeile, zugehörige Auswahl-Leitung ansteuern, Ladung des Kondensators über Bit-Leitung abgreifen & verstärken, die in der aktuellen Zeile gespeicherte Ladung ist jetzt verbraucht, gelesene Zeile im On-Chip Zeilenregister zwischenspeichern, gewünschtes Bit aus Zeile auswählen und auf Bus legen, ganze Zeile zurückschreiben. Schreiben einer DRAM-Zelle: ganze Zeile lesen, genau wie beim Lesevorgang, zu schreibendes Bit vom Datenbus holen, einzelnes Bit im Zeilenregister setzen, zurückschreiben wie Lesevorgang. E-20

21 F.1.8 DRAM - Multiplexbetrieb Adressleitungen werden im Multiplexverfahren betrieben. Die MultiplexSteuerung übernimmt ein Speicherkontroller (Nordbrücke oder CPU). Nullter Schritt - Precharge (Vorladeschritt): Die Leseleitungen werden auf halben Spannungspegel aufgeladen. Erster Schritt - Zeilenadressierung: anlegen der ersten Hälfte der Adressbits, Steuerleitung RAS (Row Access Strobe) signalisiert deren Gültigkeit, Zeilenadressdecoder taktet die Select-Leitung für eine Speicherzeile, die komplette Zeile wird in das Zeilenhalteregister übernommen. Zweiter Schritt - Kolonnenadressierung: anlegen der zweiten Hälfte der Adressbits, Steuerleitung CAS (Column Access Strobe) signalisiert deren Gültigkeit, aus dem Zeilenhalteregister wird ein Bit angewählt. Dritter Schritt: ausgewähltes Bit auf den Datenbus legen (Output Enable), oder angewähltes Bit neu gesetzt falls ein Schreibbefehl ansteht, Zeilenhalteregister wieder in das Speicherfeld zurückschreiben (refresh), die Schritte 2 & 3 können mehrfach wiederholt werden (Page Mode). E-21

22 F.1.9 Ablauf der Zeilen- & Kolonnenadressierung: Aus Messmer & Dembowski: "PC-Hardwarebuch", ed. 7, Addison-Wesley. E-22

23 F.1.10 Aufbau von grösseren Speicherchips: Kondensatorwirkung von längeren Leitungen: Bei grösseren Speicherchips werden die Leitungen länger und wirken wie Kondensatoren, Ein Treiber-Transistor muss länger Strom "pumpen" bis er die Leitung aufgeladen hat, Lese/Schreibleitungen können nur eine begrenzte Anzahl Zellen bedienen, Durch die lange Ladezeit wird der Chip langsamer. Lösung: sehr breite Speicherfelder mit geringer Tiefe, nachgeschalteter Auswahlschaltkreis, mehrere Speicherfelder pro Chip, z.b. 16 Chips pro DIMM. z.b. ein Chip mit 128 MBit: Leseleitungspaare, 4 Speicherfelder, 2048 Zeilen, 1 Bit Out, 2048 Zeilen 1 Bit In Spalten MUX (1 aus 16384) 11 Bit 14 Bit 1 aus 4 2 Bit E-23

24 F.2. Leistungssteigerung von Hauptspeichern Chipinterne Speicherauffrischung. Zwei- oder vierkanaliger Zugang zum Hauptspeicher. Caches - Pufferspeicher: Näheres im Kapitel "Caches". Registered DRAM: Verbesserung der Signalqualität auf dem Bus. Pipelined RAM: Datentransfer und nachfolgende Operation überlappen. Page Mode: im Rahmen eines Lesezyklus werden mehrere Kolonnenadressen geliefert, damit werden verschiedene Bits aus derselben Zeile ausgelesen, eine erneute Zeilenadressierung entfällt. Burst-Modus: Speicher liefert zwei oder vier Datenworte von aufeinanderfolgenden Adressen, interner Zähler sorgt für Inkrementierung der Adresse, kein Anlegen einer neuen Adresse erforderlich, setzt Taktung voraus => SDRAM. Doppelte Datenrate (DDR-SDRAM): Datenübertragung bei ansteigender und bei fallender Taktflanke, Burstübertragungen profitieren hiervon besonders Speicherlatenz nach wie vor bei ca. 50 ns. E-24

25 F.2.1 JEDEC Standardisierung für DDR2/DDR3-SDRAM (2006) DDR2/DDR3-SDRAM Chips: Bezeichnung Bustakt Datentakt DDR MHz 400 MHz DDR MHz 533 MHz DDR MHz 667 MHz DDR MHz 800 MHz Speicher-Module (64 Bit Datenpfad): Bezeichnung Bustakt Datenrate Chiptyp PC MHz GB/s DDR2-400 PC MHz GB/s DDR2-533 PC MHz GB/s DDR2-667 PC MHz GB/s DDR3-800 E-25

26 F.2.2 Anschluss von DDR3 Speicher über Memory Controller Hub DDR3-SDRAM: 4 Kanäle à maximal 4 DIMMs, 667 Mega-Transaktionen/sec*Kanal, 8 Byte pro Transaktion, 333 MHz Bustakt, <21 GB/sec. QuadCore CPU QuadCore CPU Front-Side Bus (System-Bus): 1333 Mega-Transaktionen/sec*FSB, 2 FSBs für 2 CPUs, <21 GB/sec. DDR-SDRAM DDR-SDRAM DDR-SDRAM Memory Controller Hub (MCH) Intel 5400 DDR-SDRAM E-26

27 F.2.3 Ablauf für SDRAM - Synchronous DRAM Befehlsorientierter Betrieb: Burstbetrieb, chipinternes Multibanking und Pipelining, Operationen: NOOP/Continue, Refresh, Select(Bank, Zeile, Spalte), Precharge,... Zustandsautomat: idle, Zeile aktiv, Lesen, Schreiben. Aus Messmer/Dembowski: "PC-Hardwarebuch"... E-27

28 F.2.4 Beispiel DDR3-SDRAM entsprechend JEDEC (JESD79-3A) DDR3-800 bis DDR3-1600(für 2008) Zeitverhalten (DDR3-800): Aktivierung einer anderen Bank: 50 ns, Aktivierung einer Zeile (AL=4 (evtl. 5)): 10 ns, Column Latency (CL=5): 12,5 ns, DDR-Takt: 2,5 ns, 400 MHz. Befehle: aufwändige Initialisierung & Kalibrierung, Burst von 8 oder 4 Bytes, Steuerregister setzen, Lesen, Schreiben,... E-28

29 F.2.5 "Quad-pumped" FSB für Pentium 4 Extreme Edition (2006) Blockdiagramm: Memory Controller Hub, I/O Controller Hub, CPU. Zwei Speicherkanäle. Copyright Intel Corporation 2005 E-29

30 Front-Side Bus: 533 Adressen à 33(+3) Bit pro µsekunde ("Double-pumped"), 1066 Datenwörter à 64 Bit pro µsekunde ("Quad-pumped"), theoretische Datenrate 8,528 GB/sec, maximaler Bustakt 266 MHz, 2 Bustaktsignale. 1 / 266 MHz maximal 2 Speicherkanäle: jeweils mit DDR2 SDRAM (nur double-pumped), maximal DDR2-667 => 5,238 GB/sec pro Kanal, theoretische I/O-Datenrate 10,476 GB/sec, maximaler Bustakt 333 MHz. Copyright Intel Corporation 2005 E-30