Teil VII Einfache Logikgatter Dynamische Logik, Reduktion der Verlustleistung 1
Zusammenfassung letzte VL: Statische Logik CMOS-Logik Gleichstromverhalten (Aufbau der Gatter, Dimensionierung, ) Gatterlaufzeit (abhängig von den Eingangssignalen, ) Kaskadierung (elektrischer und logischer Aufwand, ) Verlustleistung (geringe Schaltaktivität, ) Falsches Schalten (unnötige Verlustleistung, ) Pseudo-NMOS-Logik Eigenschaften, Aufbau, Funktion DCVS-Logik Eigenschaften, Aufbau, Funktion Pass-Transistor-Logik Eigenschaften, Aufbau, Funktion 2/ 41
Inhalt Dynamische Logik Einfaches dynamisches Logikgatter Domino-Logik Nora-Logik Differentielle Domino-Logik Dynamische DCVS-Logik Sample-Set-Differential-Logic Reduktion der Verlustleistung Blockabschaltung Minimierung im aktiven Betrieb 3/ 41
Dynamische Logik Einfaches dynamisches Logikgatter 4/ 41
Einfaches dynamisches Logikgatter Eigenschaften der dynamischen Schaltungstechnik: vorübergehende Speicherung von Information in Form von Ladungspaketen auf isolierten Kapazitäten geringer Transistoraufwand komplexe Gatter realisierbar kleine Schaltzeiten erreichbar Verbesserungen um Faktor 1,3 bis 2,0 im Vergleich zur CMOS-Logik Logikfunktion wird nur mit n-kanal-transistoren im Pull-Down-Pfad ausgeführt 5/ 41
Einfaches dynamisches Logikgatter Beispiel: dynamisches CMOS-Gatter für Z = A B + C Funktion: Φ=0 (Precharge, Vorladephase): Ausgangsknoten wird auf U DD vorgeladen Strompfad zu U SS ist unterbrochen Φ=1 (Evaluation, Ausführungsphase): p-kanal-tr. im Pull-Up-Pfad sperrt Entsprechend der Eingangssignale behält der Ausgang seinen logischen Zustand oder er wird auf 0 V entladen Falsches Schalten (glitching) ist ausgeschlossen. 6/ 41
Einfaches dynamisches Logikgatter Vorteile: nur N/2+2 Transistoren anstelle von N Transistoren bei der komplementären CMOS-Logik Die vorausgehenden Gatter müssen nur die n-kanal-transistoren im Pull-Down-Pfad treiben. kapazitive Belastung ist wesentlich verringert Nachteile: logische Funktionen sollten nur mit NOR-Gattern realisiert werden Vermeidung der mehrfachen Stapelung der Transistoren wie bei der Pseudo-NMOS-Logik in jedem Pull-Down-Pfad sind min. zwei Transistoren in Serie 7/ 41
Einfaches dynamisches Logikgatter Verlustleistung - Bestimmung der Schaltaktivität α : Während der Vorladephase kann Ladung aus der Versorgung entnommen werden: Ladung wird entnommen, wenn in der vorangegangenen Evaluierungsphase der Ausgang auf Null entladen wurde Keine Ladung wird entnommen, wenn in der vorangegangenen Evaluierungsphase der Ausgang auf Eins blieb Schaltaktivität gleich der Wahrscheinlichkeit, dass in der Evaluierungsphase der Ausgang auf Null gezogen wird. α = p 0 1 = paus0 Beispiel zweifaches NOR-Gatter: Aus der Wertetabelle ergibt sich: Schaltaktivität ist ¾. 8/ 41
Einfaches dynamisches Logikgatter dynamisch Taktsystem Taktsignal greift pro Gatter an zwei Transistoren an Vergleich der Verlustleistung statisch Taktsystem keine Taktsignale Schaltaktivität α ist größer: zweifach NOR-Gatter: 3/4 zweifaches NAND-Gatter: 1/4 Schaltaktivität α ist kleiner: zweifach statisches NOR-Gatter: 3/16 zweifaches NAND-Gatter: 3/16 Fazit: Die Dynamische Logik hat eine höhere Verlustleistung als die komplementäre CMOS-Logik. 9/ 41
Einfaches dynamisches Logikgatter Logischer Aufwand INV: a) 2 Tr. in Serie: g=2/3 b) 1 Tr. in Serie: g=1/3 NAND: a) 3 Tr. in Serie: g=3/3=1 b) 2 Tr. in Serie: g=2/3 abhängig von der Anzahl n der Transistoren: a) g=(n+1)/3 b) g=n/3 NOR: a) 2 Tr. in Serie: g=2/3 b) 1 Tr. in Serie: g=1/3 nicht abhängig von der Anzahl der Transistoren! a) mit n-kanal-takt-transistor φ 1 φ 1 φ 1 2 2 3 3 2 2 2 3 Inverter Nand Nor b) ohne n-kanal-takt-transistor φ 1 φ 1 φ 1 1 2 2 1 1 Inverter Nand Nor Fazit: g ist wesentlich kleiner als bei CMOS-Gattern wegen fehlender p-kanal-tr. 10 / 41
Bewahrerschaltung Problem: Φ=1 und Eingänge eine logische Null: frei schwebender Knoten am Ausgang keine Verbindung zu U DD oder U SS Kapazitive Kopplungen auf Z und Leckströme: Ausgangspotential logische Fehler! Lösung: Bewahrerschaltungen (Keeper) Nachgeschalteter statischer CMOS-Inverter steuert einen zusätzlichen Transistor P2 CMOS-Inverter wird auch bei Kaskadierung eingesetzt. Funktion: Φ=0 (Vorladephase): P1 zieht den Knoten N1 nach U DD Z=0 Bewahrtransistor P2 wird eingeschaltet. Φ=1 (Durchführungsphase) wenn Pull-Down-Pfad gesperrt bleibt: Knoten N1 wird wegen Störung entladen P2 arbeitet dagegen N1 A B U DD P1 U SS U DD P2 N1 Z C Z 11 / 41
Bewahrerschaltung Dimensionierung des Bewahrers: Ist nicht einfach. Kompromiss finden: Legt man P2 weit aus, liefert er viel Strom kann Störung schnell entgegenwirken. ABER: Signalwechsel 0 1 am Ausgang wird verlangsamt Bewahrer ist eine ratioed logic A B U DD P1 U DD P2 N1 C Z exakte Dimensionierung: logische Schaltschwelle des CMOS-Inverters nicht bei U DD /2 sondern näher bei U DD! Bewahrer wird frühzeitig abgeschaltet und der Entladevorgang erleichtert. mit weiteren Transistoren im Pull-Up-Pfad zu erreichen. U SS 12 / 41
Falsches Kaskadieren: Einfaches dynamisches Logikgatter Nachteil der einfachen dynamischen Grundschaltung: Blöcke nicht kaskadierbar, um komplexe Logikgatter aufzubauen! Erklärung: In der Vorladephase werden die Ausgangsknoten N1 und N2 auf U DD geladen. In der Durchführungsphase soll der Knoten N1 entladen werden (entsprechende Eingangssignale angenommen) Wegen der Gatterlaufzeit ändert der Knoten N1 verzögert seinen Zustand und M1 bleibt kurzzeitig leitend Der Ausgangsknoten N2 wird teilweise entladen und Information des Knotens N2 kann verloren gehen. 13 / 41
Dynamische Logik Dynamische Logikfamilien 14 / 41
Domino-Logik Die Domino-Technik umgeht die teilweise Entladung! Nach jedem Logikblock wird ein Inverter eingesetzt: U DD U DD N1 (1 0) N2 (0 1) N3 M1 U SS In der Vorladephase werden die Ausgänge der Inverter (N2) auf niedriges Potential gesetzt. Alle nachfolgenden n-kanal-transistoren (M1) sperren! Sie ist damit eine nichtinvertierende Logik U SS 15 / 41
Gatterlaufzeit: Domino-Logik Mit dem Wechsel des Taktsignals nehmen sequentiell alle Logikgatter ihren Ausgangswert ein: Wie bei einer Kette von Dominosteinen, fällt ein Gatter nach dem anderen. Gesamtlaufzeit einer Kette ist im wesentlichen die Summe der einzelnen Gatterlaufzeiten in der Durchführungsphase. U DD U DD N1 (1 0) N2 (0 1) N3 M1 U SS U SS 16 / 41
Verbesserungen: Domino-Logik Ausführungsphase der zweiten Stufe kann erst erfolgen, wenn die der ersten Stufe abgeschlossen ist Der Fußpunkttransistor der 2. Stufe ist redundant! kann deswegen weggelassen werden. Stapelhöhe der 2. Stufe ist reduziert Schaltgeschwindigkeit ist verbessert. Problem jetzt in der Vorladephase U DD U SS N1 0 1 1 0 Signalwechsel Φ=1 0: Zeit vergeht bis der Knoten N1 auf U DD gezogen wird und der nachfolgende Inverter schaltet. In dieser Zeit kann in der 2. Stufe ein Querstrom fließen. Verhinderung durch Verzögerung der Vorladephase der 2. Stufe! U DD M1 U SS 17 / 41
Nora-Logik Kaskadierung ohne Inverter! Alternierend Gatter kaskadieren, die mit n-kanal- oder p-kanal-transistoren zusammengesetzt werden: Gleiche Logikblöcke können mit Hilfe von Invertern verbunden werden. 18 / 41
Nora-Logik Funktionsprinzip: Vorladephase: Ausgänge der Logikstufen mit n-kanal- Transistoren auf U DD ( 1 ) vorladen Ausgänge der Logikstufen mit p-kanal- Transistoren auf U SS ( 0 ) vorladen Ausführungsphase: Logikblöcke mit n-kanal-transistoren wechseln sich immer mit Blöcken aus p-kanal-transistoren ab. Zu Beginn der Ausführungsphase sind alle Transistoren gesperrt! 19 / 41
Differentielle Domino- Logik Wesentlicher Nachteil der Nora- und der Domino-Logik: sie sind nichtinvertierende Logiken Differentielle Logik liefert invertierende Signale kostet aber zusätzlichen Aufwand Beispiel: Differentielle Domino-Logik ( Dual rail domino -Logik) Lastkonzept der DCVS-Logik Konzept der Vorladephase der Domino-Logik keine Bewahrtransistoren ratioless -Logik wegen kurzen Gatterlaufzeit sehr populär Einsatz in Mikroprozessoren 20 / 41
Funktionsweise: Differentielle Domino- Logik Annahme: alle Eingangssignale kommen von anderen differentiellen Domino-Logiken Vorladephase: Eingangssignale haben das Potential Null Ausführungsphase: ein Ausgang wechselt von 0 1 0 1 Signalwechsel in jeder Taktperiode entweder von Z oder Z Hohe Verlustleistung Mf1 und Mf2 bewirken für Φ=1, dass es sich um eine statische Schaltung handelt Ausgänge entweder mit U SS oder mit U DD verbunden 21 / 41
Dynamischen DCVS-Logik Entspricht der differentielle Domino-Logik ohne die kreuzgekoppelten p-kanal-transistoren U DD U DD Z=A B A B A M1 B A B=Z Nachteile: Verteilung der Taktsignale von solchen synchronen Schaltungen unnütze Verlustleistung, wenn Schaltungsblöcke nicht gebraucht werden Alternative: selbstgetaktete Schaltungen: beruhen z.b. auf dynamischer DCVS-Logik U SS 22 / 41
Dynamischen DCVS-Logik Selbstgetaktete Schaltung: zeitliche Steuerung mit zwei Steuersignalen: complete zeigt nachfolgenden Logikblöcken an, dass gültige Ausgangswerte bereitgehalten werden request Steuerung des Vorladevorgangs Gültige Ausgangswerte: wenn einer der Ausgänge auf Masse liegt NAND Steuerung der Datenübernahme: Taktsignal Φ wird durch das request -Signal ersetzt 23 / 41
Herleitung: Sample-Set-Differential-Logic Ausbau der kreuzgekoppelten p-kanal-transistoren der differentiellen Domino-Logik zum statischen Latch Funktion: Φ=0: Strom fließt im linken oder rechten Zweig Für A=1 und B=1 sperrt der rechte Zweig und N2 wird auf U DD gezogen Potential von N1 abhängig von der Dimensionierung der beteiligten Transistoren Φ: 0 1: M1, M2 und M6 sperren das Latch (M3, M4 und M5) bewertet den Potentialunterschied zwischen N1 und N2 und speichert diese Information 24 / 41
Sample-Set-Differential-Logic Vorteile: Latch unterstützt die Ausführungsphase komplexere Logikfunktionen können mit einer Schaltung dargestellt werden das Latch verbessert die Störsicherheit 25 / 41
Vorteile: Zusammenfassung - dynamische Logik Speicherung von Information in Form von Ladungspaketen auf isolierten Kapazitäten geringer Platzbedarf und hohe Schaltgeschwindigkeit Gatterlaufzeit für einen 0 1 Signalwechsel am Ausgang ist Null Logik kann mit wenigeren und kleineren Transistoren realisiert werden Nachteile: Gatter verbrauchen eine höhere Verlustleistung Dynamische Schaltungen reagieren empfindlich auf Störeinflüsse Wenn dynamische Schaltungstechniken zur Verringerung der Chipfläche und zur Verbesserung der Schaltgeschwindigkeit eingesetzt werden sollen, ist ein wesentlich höherer Aufwand für den Entwurf und die Verifikation der Schaltungen notwendig! 26 / 41
Reduktion der Verlustleistung 27 / 41
Reduktion der Verlustleistung Geringe Verlustleistung ist ein wichtiges Designkriterium! Aufgaben eines Designers: Sicherstellung ausreichender Schaltgeschwindigkeit bei minimaler dynamischer Verlustleistung und minimalen Leckströmen Zwei Prozesse: 1. die Leistung muss zum Chip gebracht werden 2. in Form von Wärme muss sie wieder abgeführt werden Beide Prozesse verursachen Kosten z. B. aufwändige Gehäuse, großes Akku 28 / 41
Reduktion der Verlustleistung Zwei prinzipielle Möglichkeiten: 1. Blockabschaltung a) Clock-Gating b) Power-Gating 2. Minimierung im aktiven Betrieb a) Reduktion der Leckströme b) Reduktion der dynamischen Verlustleistung 29 / 41
Reduktion der Verlustleistung Blockabschaltung 30 / 41
Blockabschaltung In Prozessoren/komplexen Schaltungen sind nicht immer alle Blöcke zu allen Zeiten aktiv! Bis zu 90 % der Zeit warten die Prozessoren auf Eingaben des Benutzers Welche Blöcke inaktiv sind, stellt eine Software fest Maßnahmen: 1. Taktsignale können angehalten werden (clock gating) einfach zu realisieren 2. Zusätzlich können die Blöcke auch von den Versorgungsleitungen getrennt werden (power gating) 31 / 41
Power Gating Multi-Einsatzspannung CMOS-Technik (MTCMOS, Multithreshold CMOS) CMOS-Logikblöcke sind über Schlaftransistoren mit den Versorgungsleitungen verbunden Schlaftransistoren sind High-V T -Transistoren Pfade zwischen U DD und U SS können sehr gut unterbrochen werden Die Schlaftransistoren führen zu kleineren Versorgungsspannungen der Gatter Schaltgeschwindigkeit ist reduziert kürzere Gatterlaufzeiten werden mit Low-V T -Transistoren in den Gattern realisiert. Dimensionierungskonflikt: kleine Spannungseinbußen = große Fläche 32 / 41
Power Gating Multi-Einsatzspannung CMOS-Technik Vorteile: Unterschwellenströme um mehrere Größenordnungen reduzierbar Nachteile: große Fläche reduzierte Versorgungsspannung der Gatter reduzierte Schaltgeschwindigkeit der Gatter statische Flip-Flops verlieren ihren Wert höhere Energie nötig, um die Schaltung aus dem Schlafmodus in den aktiven Bereich zu überführen 33 / 41
Power Gating Vermeidung von Schlaftransistoren: eingebettete zweifache U T -Logik Im Schlafmodus müssen jene Daten anliegen, damit die High-V T -Transistoren sperren. Dieser Fall ist für alle Gatter nur sehr schwer zu erreichen. Low Vt zweifach-u T -Domino-Logik High-V T -Transistoren für die Vorladephase Schlafen mit 1 am Taktsignal Wenn Ausgang entladen ist, sperren P1 und P2 sicher 1 an allen Datensignalen 34 / 41
Reduktion der Verlustleistung Minimierung im aktiven Betrieb 35 / 41
Reduzierung der Leckströme Zusammensetzung der Leckströme: Sperrströme der pn-übergänge Gate-Tunnelströme GIDL (Gate Induced Drain Leakage) verursachte Ströme Unterschwellenströme Dynamisch beeinflussbar sind die Unterschwellenströme: Reduktion der Versorgungsspannung U DD Einsetzen von Transistoren, die keine minimal dimensionierte Kanallänge haben Stapeln von Transistoren RBB: Erhöhung von U SB (Reverse Body Bias) 36 / 41
Reduzierung der Leckströme Linearisierte Gleichung für kleine U SB : Erhöhung von U T = Reduzierung der Leckströme U T0 ; U SB und/oder U DS 1. Reduktion von U DD = Reduktion von U DS 2. Nicht minimale Kanallänge = Erhöhung von U T 3. Stapeln von Transistoren = Erhöhung von U SB und U GS <0 4. Reverse Body Biasing = Erhöhung von U SB Optimum bei 30 % U DD 130-nm-Technologie: U T TO = U + γ ' U η U SB DS Methode 30 % U DD - Reduktion L min + 30 % Stapeleffekt RBB (30 % U DD ) Simulationsergebnisse 2,2x 9,3x 12,0x 2,3x Theoretisches Modell 1,9x 8,7x 11,5x 2,1x 37 / 41
Reduktion der dynamischen Verlustleistung Dynamische Verlustleistung: P C = α f T C L U 2 DD Taktfrequenz und/oder Versorgungsspannung können abgesenkt werden, um Verlustleistung zu minimieren Gatterlaufzeit erhöht sich! Kann teilweise mittels Adapptive Body Biasing ausgeglichen werden Beispiel: Reduktion von U DD und f T um 10% = Minderung der Verlustleistung um 30 % Anforderung: Lokal und zeitlich variable Taktfrequenzen und Versorgungsspannungen 38 / 41
Reduktion der dynamischen Verlustleistung Steuerung der Taktfrequenz: Dynamisch steuerbare Phasenregelschleifen (PLL) Diese Schaltungen können die Frequenz verändern Steuerung der Versorgungsspannung: mittels DC-DC-Konvertern 3 Methoden: LDO (Low-Drop-Out)- Schaltung Prinzip des aktiven Spannungsteilers mit Rückkopplungsschleife hohe Effektivität, nur kleinere Spannungen erreichbar Geschalteter Regler (Schalter + LC-Tiefpass) keine Induktivitäten mit geringen Widerständen realisierbar Prinzip der Ladungspumpe hohe Ströme erfordern große Kapazitäten selten eingesetzt 39 / 41
Reduktion der dynamischen Verlustleistung Prinzip der dynamische Steuerung: Reduktion der Versorgungsspannung und Taktfrequenz bis ein Fehler auftritt bzw. eine spezifizierte Fehlerwahrscheinlichkeit überschritten wird Zwei Möglichkeiten: 1. Testschaltung, welche die kritischsten Pfade der Logikblöcke enthält: Die Testschaltung hat eine andere Umgebung als die zeitkritischen Pfade. Damit Fehler zuerst in der Testschaltung auftreten, müssen zusätzliche Sicherheiten beim Design der Testschaltung berücksichtigt werden 2. Messung an Ort und Stelle: Methoden mit dem Namen Razor I und Razor II Fehlererkennung und Behebung in Registern 40 / 41
Vielen Dank für die Aufmerksamkeit! 41 / 41