ession: ystems Engineering Transferprojekt it s owl-tt-relm Tobias Kahre, enior Electronics Designer, LaVision BioTec GmbH 06. Juli 2016 Bielefeld www.its-owl.de
Agenda Abschlusspräsentation itsowl-tt-relm Einführung Zielsetzung Ergebnisse Resümee und Ausblick it s OWL Clustermanagement GmbH 06.07.2016 2
Einführung pezialmikroskope tandort Bielefeld 42 Beschäftigte 7 Mio. Umsatz Trendsetter Erstes kommerzielles OPO-2P-Mikroskop (2005) Erstes kommerzielles Light heet Mikroskop (2009) Erster Cloud canner (2012) Erstes Horizontal-2P-Mikroskop (2014) Ausrüster führender Forschungseinrichtungen 250+ Kunden (Yale, tanford, MPI s, ) Immunologie, Neurologie, Entw.-Biologie 1500+ internationale Veröffentlichungen mit LaVision BioTec Mikroskopen it s OWL Clustermanagement GmbH 06.07.2016 3
Einführung 8 tunden Entwicklung eines Zebrafisch-Embryos, Horizontal-2P-Mikroskop [Eigentum von Nadine Peyriéras, Director BioEmergences, Gif-sur-Yvette, France] it s OWL Clustermanagement GmbH 06.07.2016 4
Einführung Universität Bielefeld Exzellenzcluster Kognitive Interaktionstechnologie & Institut für Kognition und Robotik Interaktive Intelligente ysteme Mensch-Maschine Interaktion Maschinelles Lernen Mitarbeiter: > 280 Wissenschaftler AG Kognitronik und ensorik Hardware und oftware für eingebettete ysteme Ressourceneffiziente Mikroelektronik Anwendungsorientierte ystemintegration it s OWL Clustermanagement GmbH 06.07.2016 5
Einführung Ausgangssituation für das Transferprojekt ADC-ampling Karten langsam wenig Kanäle proprietäre oftware Wir benötigen: Größere Anzahl Bildkanäle (6+) Höhere amplingraten (200+ MP) Höhere Datenraten (400+ MBytes/s) Modularität und Erweiterbarkeit it s OWL Clustermanagement GmbH 06.07.2016 6
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Ressourceneffiziente Kommunikationsstrukturen für eine modulare, rekonfigurierbare Hardwareplattform in der Laser-canning-Mikroskopie Modularer ystemaufbau PCI Express Hot-Plugging von Detektoren Trigger-Routing von Pixel-synchronen Ereignissen Erstellung einer Entwicklungsumgebung für die Weiterentwicklung des ystems it s OWL Clustermanagement GmbH 06.07.2016 8
Vorgehensweise AP 1 Analyse des geplanten Detektorsystems Anforderungsanalyse an das geplante ystem zur Konzeptionierung der Kommunikationsinfrastruktur AP 2 Erstellung eines Mixed-ignal-FPGA-Moduls Hardwareentwicklung des ersten Erweiterungsmodules zur Messung der Fluoreszenzintentsität Funktionale Inbetriebnahme der Hardware AP 3 Konzeptionierung der rekonfigurierbaren Kommunikationsinfrastrukturen Entwicklung der rekonfigurierbaren Intra- und Inter-FPGA-Kommunikation auf Blockschaltbildebene AP 4 Modellierung der Kommunikationsinfrastruktur Modellierung der IP-Kerne und der sich daraus ergebenden Infrastruktur auf Basis der Hardwarebeschreibungssprachen VHDL und Verilog Funktionale imulation des abgebildeten Detektorsystems AP 5 Prototypenumsetzung auf dem Mixed-ignal-FPGA-Modul Automatisierte ynthese, Platzierung und Verdrahtung der modellierten Infrastruktur Prototypeninbetriebnahme zur Verifikation der Basisfunktionalität it s OWL Clustermanagement GmbH 06.07.2016 9
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Ergebnisse Detektormodul - Hardware Mixed-ignal FPGA Modul Verstärker für Photosensoren 2 Kanäle 250 MP 14-Bit ADC Xilinx Artix 7 FPGA 2,5 GBit/s serielles Interface bis zu 16 Module im ystem Rohdatenaufkommen im Modul: 500 MByte/s it s OWL Clustermanagement GmbH 06.07.2016 11
Ergebnisse Detektormodul - FPGA-Konfiguration in VHDL Auslesen der ADCs Averaging / Datenreduktion 500 MByte/s 63 MByte/s ynchronisation mit dem Pixeltakt 8b/10b Encoding für das serielle Highpeed-Interface Firmware-Upload (Rekonfiguration) im Betrieb möglich FPGA IOs FPGA IOs IP PI (Quad V.3.2) -ADC ADC-tream Image Generation -intern/extern BX.M5 IP JED204B (V.4.0) - 4Byte tream -ADC BX.M6 Data Generation -z.b. Offset Data Pixel Counter Data Adjustment -ex. Bitshift Protocol Formatting IP AXI tream Data FIFO (V.1.1) DPMT-Modul IP IIC (V.3.2) -PLL BX.M3 Configuration FPGA IOs BX.M2 IP PI (Quad V.3.2) -DAC GPIO IP Aurora 8B/10B (V.10.3) - 4Byte tream AXI-tream Protokoll AXI-tream Interconnect (AXI-tream Data Width Converter V1.1), M (AXI-MMt V1.1), (AXI_Protocol Converter V.2.0), (AXI-ClockConverter V2.1) Trigger BX.M4 Aurora tatus Interface-Configuration TRIGGER_IO -PixelCLK,Trig1,Trig2 FPGA IOs FPGA-IOs Aurora-tatus Flash Configuratuin Auto-Konfiguration (Modultyp-spezifisch) FPGA-IOs BX.M1 IP (16A32D) Interconnect (AXI-Crossbar V.2.1) BX.M0 Konfiguration CLK MGMT (IP Clocking Wizard V.5.1) FPGA-IOs DPMT-MCore Modul-ICore ADC-ICore DAC-ICore PLL-ICore Xilinx-IPs FPGA IOs Bis 5 GBit/s getestet it s OWL Clustermanagement GmbH 06.07.2016 12
Ergebnisse Basisbaugruppe - Hardware Xilinx AC-701-Evaluation Board mit DPMT Modul Dient als Entwicklungsplattform für die Kommunikationslogik Wird nach erfolgreicher FPGA- Entwicklung durch eigene Hardware ersetzt PCI Express Interface Anschluss von 2 DPMT möglich it s OWL Clustermanagement GmbH 06.07.2016 13
Ergebnisse Basisbaugruppe - Kommunikationslogik Basisboard Interface zum PCI Express-Core bis 2 GByte/s Interface für bis zu 15 Module Bis zu 780 MByte/s pro Modul Verwendung standardisierter chnittstellen (AXI-4, AXI-4-tream, AURORA 8b/10b) Routing-Matrix für Echtzeit- ynchronisations- und Triggersignale Triggergenerator IP PCIe-Express M (AXI Memory Mapped to PCI Express) AXI -MM 16Byte (AXI Interconnect V.1.0) (V.2.6) (AXI Direct Memory Access V.7.1) A4 A4MM CLK B0.M3 (FIFO Generator V.12.0) IP AXI tream (FIFO Gen V.12.0) DDR-FIFO Interface AXI-tream AXI-tream IP AXI-tream B0.M5 (witch V1.1) AXI-tream IP AXI tream (FIFO Gen V.12.0) AXI-tream BX Aurora tatus Interface-Konfiguration AXI-tream AXI AXI-tream 16Byte IP MIG-7 eries (V2.3) IP Aurora 8B/10B (V.10.3) - 4Byte tream Protokoll Interconnect (AXI-ClockConverter V2.1),(AXI-Protocol Converter V.2.0), (AXI-MMt V1.1), (AXI-tream Data Width Converter V1.1) tatus BX (zu B0 IKonfig.) 4Byte Konfiguration B0.M6 Auto-Konfiguration (Modultyp-spezifisch) FPGA-IOs Aurora tatus A4 CLK (AXI-tream Data Width Converter V.1.1) -PixelCLK -Trig1 -Trig2 FPGA-IOs (AXI Data Width Converter V.2.1) 4Byte (AXI Clock Converter V.2.1) AXI-MM (AXI Protocol Converter V.2.1) M IP Interconnect (20A32D) (AXI-Crossbar V.2.1) A4MM CLK A4 CLK B0.MX BXMY Trigger BX Protokoll Interconnect (Debug only: VIO V.3.0) IP Interconnect (16A32D) (AXI-Crossbar V.2.1) Trigger B0 CLK MGMT (IP Clocking Wizard V.5.1) (to DMA) B0.M2 Konfiguration B0.M0 B0.M1 B0.M4 Interface Konfiguration tatus Flash Konfiguration FPGA IOs Trigger Generation Konfiguration Trigger AYNC-Routing Base-ICore tream-bcore Trigger-BCore Base-OCore (1..15) Xilinx-IPs it s OWL Clustermanagement GmbH 06.07.2016 14
Ergebnisse Entwicklungsumgebung TCL-cripting-ystem Automatisierte Builds Automatisierte imulationsund Debug-zenarien Einfacheres Handling und Wiederverwendbarkeit der VHDL-Module Automatisierte Regressionstests it s OWL Clustermanagement GmbH 06.07.2016 15
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Resümee Ergebnisse Detektormodul Hardware Detektormodul-Logik Basisplattform-Logik 780 MByte/s Datenrate/Modul getestet Modulare Architektur in VHDL cripting-ystem für Wiederverwendbarkeit und einfaches Handling it s OWL Clustermanagement GmbH 06.07.2016 17
Ausblick ystem wird zur Produktreife entwickelt Das wahrscheinlich erste volldigitale Modul- Detektorsystem der Laser-canning-Mikroskopie Hohe Datenraten lassen Headroom für zukünftige Applikationen Entwicklung eines Laser-canning Moduls hat bereits begonnen it s OWL Clustermanagement GmbH 06.07.2016 18
Vielen Dank für Ihre Aufmerksamkeit! Tobias Kahre, LaVision BioTec GmbH M. c. John Hartfiel, CITEC Alumnus Dipl. Ing. Jens Hagemeyer, CITEC www.its-owl.de