Open Source - Mikrokontroller für Mixed Signal ASIC

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1 Open Source - Mikrokontroller für Mixed Signal ASIC Embedded Computing Conference 30. August 2011 Michael Roth

2 Ablauf Vorstellung IME Motivation Vorstellung einiger OpenSource Mikrokontroller Evaluation Fazit Fragen Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

3 Unser Institut Gegründet 1992 als MICROSWISS Zentrum Nord-Süd, seit 2006 Institut für Mikroelektronik IME Kompetenzzentrum der FHNW für Mikroelektronik, Embedded Systems-on-Chip, Signalverarbeitung und Übertragungstechnik Ausbildung in Bachelor und Master produkt-orientierte Projekte mit der Industrie 24 Mitarbeiter Mitglied von SwissT.net Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

4 Motivation Flexibilität => kleine CPU für kleine Aufgaben Entwicklung wie für einen gewöhnlichen Mikrokontroller kein externer Prozessor nötig Kontrolle über den gesamten Prozess Langzeitwartung garantiert Konfiguration auf Hardwareebene hilft Chipfläche sparen FPGA Soft Core Prozessoren lassen sich aus Lizenzgründen nicht auf ASICs nutzen Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

5 Unsere Anforderungen an einen Open Source Mikrokontroller Netzliste als HDL-Code verfügbar, kostenlos, kommerziell nutzbar (Killerkriterium) Toolchain verfügbar, kostenlos, kommerziell nutzbar Core soll klein, erweiterbar und geeignet für low power Projekte sein Möglichkeit der Programmierung in C erwünscht Status: mind. stabil (Killerkriterium) gut dokumentiert Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

6 ZPU Anbieter: Architektur: Toolchain: Lizenz: Grösse: Source: fmax: Zylin ( 32Bit gcc BSD 442 LUTs (32kB BRAM) VHDL, Verilog 95MHz Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

7 openmsp430 Anbieter: Architektur: Toolchain: Lizenz: Grösse: Source: Memory: fmax: Open Cores ( 16Bit RISC; MSP430-Klon gcc, eigene LGPL 1550LEs, Cyclone II 180nm,50MHz Verilog extern; max. 63.5kB (von Neumann) Cyclone Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

8 8051 IP Core Anbieter: Architektur: Toolchain: Lizenz: Grösse: Source: Memory: fmax: Oregano Systems ( 8Bit CISC (16Bit Adressbus); 8051-Klon Keil, IAR, sdcc? LGPL 3500LUTs VHDL intern: 256B, extern: max. 64kB ROM, max. 64kB RAM (Harvard) 50MHz Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

9 T48uController Anbieter: Architektur: Toolchain: Lizenz: Grösse: Source: Memory: fmax: Open Cores ( 8Bit CISC; 8048-Klon AS GPL 738LEs, 112 Memory Cyclone VHDL intern: 64B RAM, 1024B ROM; max. 256B RAM, 4096B ROM 59MHz Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

10 Proteus Anbieter: Architektur: Toolchain: Lizenz: Grösse: Source: Memory: fmax: Logic Solutions Bründler ( 8Bit 16Bit HASM, eigene Boost LEs, Cyclone II VHDL max. 1024B, extern: max. 2x64kB Cyclone II Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

11 Mico8 Anbieter: Architektur: Toolchain: Lizenz: Grösse: Source: Memory: fmax: Lattice ( 8Bit; Lattice-Äquivalent zu Xilinx PicoBlaze gcc eigene (LGPL-ähnlich) 199LUTs, 71FFs, Spartan3 Verilog, (VHDL) intern: 32B, extern: max. 4GB Lattice Devices Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

12 Allgemeines, Entscheid ARM-Prozessoren nicht als Open Source Klone verfügbar AVR- und PIC-Klone haben Anforderungen nicht erfüllt keiner der Kontroller bietet low power Features an openmsp430 und Proteus werden weiterverfolgt Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

13 Vergleich Proteus openmsp430 Minimalkonfiguration Peripherie Proteus Core (8 Bit) 2 GP-Register «HW-Multiplizierer» GPIO-Ports 0-6 zus. GP-Register Interrupts Timer Debugging Interface PWM UART LCD-Interface Custom Instructions openmsp430 Core (16 Bit) Watchdog Timer 14 IRQ 1 NMI 12 GP-Register «HW-Multiplizierer» GPIO-Modul (1-6 8Bit Ports) Timer Serial Debug Interface HW Breakpoints Peripherie-Templates Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

14 Ressourcen FPGA Max. Frequenz Cyclone II FPGA Max. Frequenz Cyclone II FPGA Ressourcen Cyclone II FPGA Ressourcen Cyclone II FPGA Proteus 125MHz [BO09] 55MHz 264LE, 111FF [BO09] 1 460LE, 615FF openmsp430 45MHz [GO10] 35MHz 1 552LE, 467FF [GO10] 2 400LE, 753FF Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

15 Ressourcen ASIC (ohne SCAN Insertion) Max. Frequenz TSMC 180nm Max. Frequenz XFAB 350nm Ressourcen TSMC 180nm Ressourcen XFAB 350nm Proteus openmsp mhz [GO10] 86MHz 34MHz Zellen, µm 2 [GO10] Zellen µm Zellen µm 2 Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

16 Toolchain Proteus System Building Builder - openmsp430 Assembler HASM (ca. EUR 15.-) GNU Binutils Kompiler SDCC GCC Debugger UrJTAG via Cygwin GDB (CLI) DDD oder Eclipse (GUI) Debugg-Schnittstelle JTAG Serial Link (RS232) Zusätzliche Hardware USB-JTAG Adapter (z.b. Amontec JTAGkey Tiny, ca. EUR 29.-) RS232 Driver/Receiver (z.b. MAX232, ADM3202) Entwicklungsumgebung - Einbindung in Eclipse Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

17 Fazit, Ausblick einige vielversprechende Projekte Informationsbereitschaft, Unterstützung der Autoren erstaunlich gut Proteus und openmsp430: ausgereift, gute Toolchain, erfüllen Anforderungen Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

18 Fragen? Michael Roth Fachhochschule Nordwestschweiz Institut für Mikroelektronik Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch

19 Quellen [BO09] Bründler Oliver: Proteus Realisierung, Rev. 1.0, [GO10] Girard Olivier: openmsp430, Rev. 1.7, Institut für Mikroelektronik, Steinackerstrasse 1, 5210 Windisch