Mobile Prozessoren. Ein Vergleich zwischen Intel Silvermont, ARM Cortex-A und AMD Temash. Hochschule Darmstadt

Transkript

1 Ein Vergleich zwischen Intel Silvermont, ARM Cortex-A und AMD Temash

2 Einführung Intel Silvermont ARM Cortex-A AMD Temash

3 Mobile Prozessoren

4 Entwicklung des Smartphones

5 Erstes iphone MHz ARM-76 Prozessor 8 MB RAM bis zu 6 GB Speicherplatz

6 Heutiges Spitzenmodell,9 GHz Quad-Core ARMv7 Prozessor GB RAM bis zu 6 GB Speicherplatz

7 Smartphones Quad-Core Prozessor GByte RAM GByte Speicherplatz

8 Notebooks Quad-Core Prozessor GByte RAM GByte Speicherplatz

9 Desktop PCs Quad-Core Prozessor GByte RAM GByte Speicherplatz

10 Moment... Quad-Core Prozessor GByte RAM GByte Speicherplatz = =

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16 Intel Silvermont Next Generation Low Power Microarchitecture

17 Silvermont Next Generation Low Power Microarchitecture Intel nm SOC process technology -D Tri-gate transistors tuned for SoC products Out of Order Execution engine New multi-core and system fabric architecture Higher single thread performance New IA instructions and core technologies Wider dynamic power operating range Enhanced power management Fast standby entry/exit

18 Merrifield Bay Trail-T Tablets Starting Holiday 0 G LTE, Sensor Hub Data, device & privacy protection Quad-Core with better graphics x performance AND all day battery SILVERMONT New nm Tri-Gate Microarchitecture

19 Silvermont Micro-Architecture BENEFITS High Performance Without Sacrificing Power Efficency Power and Performance Improvements Faster and More Efficient Access to Memory FEATURES Out-Of-Order Execution Pipeline Macro operation Execution Pipeline Improved instruction latencies and throughput Smart pipeline resource management Efficient Branch Processing Accurate branch predictors Fast recovery pipeline Low Latency, high bandwidth caches Out of order memory transactions Multiple advanced hardware prefetchers Balanced core and memory subsystems

20 New Instructions and Technologies New Instructions New Technologies Performance Virtualization Security Intel Core 6b ISA + Core Westmere SSE., SSE., POPCNT Real Time Instruction Tracing TSC Deadline Timer Intel VT-x: Extended Page Tables Virtual Processor IDs Unrestricted Guest Intel Core Westmere AES-NI, Intel Secure Key Intel OS Guard

21 FinFET-Fertigung in nm

22 Core Block Diagram Branch Predictor Branch Predictor BTB Gshare RSB Indirect RSB FP Register File FP Rename Buffers FPC sched FPC sched ALU Shuffle simul ALU FP adder Instruction Cache ITLB Prefetch buffers decode UROM Instruction Queue Allocate Rename Recorder Buffer Integer Register File Integer Rename Buffers IEC sched IEC sched MEC sched reissue Q ALU Shifter ALU JEU AGU TLB Data Cache Store Buffers I$ prefetcher L Cache Shared between cores D$ Prefetcher

23 Pipeline

24 Instruction Fetch Instruction Fetch erstreckt sich über die ersten Pipeline-Stufen. Der erste Fetch Predictor (Branch Target Buffer) steuert das Holen der Befehle und ist auf Vorhersagen mit geringer Latenz zugeschnitten. Befehlscache enthält eine neue Prefetch-Einheit, welche die nächste Zeile aus dem L-Cache anfordern kann. Der L-ITLB ist bei Silvermont 50% größer als beim Vorgänger.

25 Instruction Decoding Alle Anweisungen, die nicht mikrocodiert sind, werden von beiden Decodern bei vollem Durchsatz verarbeitet. Anzahl der Befehle die Mikrocode erfordern wurden reduziert. Mikrocodierte Anweisungen generieren einen -5 Taktzyklen Overhead. Wenn ein Verzweigungsbefehl decodiert wird, kann der zweite Branch Predictor über verschiedene Mechanismen eine genaue Vorhersage abgeben. Ein neues, spezielles Sprungvorhersage-Array für indirekte Sprünge kann die Zieladresse prognostizieren.

26 Out-of-Order Scheduling Durch die Out-of-Order-Befehlsausführung können Maschinenbefehle in den Ausführungseinheiten der CPU in einer anderen Reihenfolge ausgeführt werden, als sie im Programmcode stehen. Dadurch kann die Pipeline besser ausgelastet werden. Erster Schritt ist die Zuweisung der entsprechenden Buffer und Umbenennung der architektonischen Register in physikalische Register. Anschließend wird dieser einer oder mehreren Warteschlangen zugewiesen, bis dieser zur Ausführung bereit ist.

27 Execution Units Jeder der verteilten Scheduler weist den ältesten, zur Ausführung bereiten Befehl dem entsprechenden Port der Abarbeitung zu. Port 0 & der Integer-Einheit (rechten beiden) führen grundlegende ALU- und logische Operationen aus, Port 0 enthält auch einen Integer-Schieber. Beide Ports der FPU (linken beiden) enthalten Vektor-ALUs für grundlegende arithmetische und logische Operationen. Port enthält zudem einen Gleitkomma-Addierer.

28 Mobile Prozessoren Memory Scheduling, Reordering, Loads and Stores

29 Memory Scheduling, Reordering, Loads and Stores Mobile Prozessoren Design mit einer einzigen Speicher-Pipeline, kann somit nicht mehrere Speicher- Operationen pro Taktzyklus ausführen. Allerdings können Lade-Operationen im sog. Reissue-Puffer umgeordnet werden, um Blockaden zu umgehen und mehrere Zugriffe gleichzeitig auszuführen. Alle Speicherzugriffe werden 6 Schedulern zugeordnet. Die Speicher-Scheduler weisen die Zugriffe in der tatsächlichen Programmierreihenfolge zu. Erste Station ist die Adress-Generierungs-Einheit (AGU), welche die virtuelle Adresse berechnet. Danach wird die virtuelle Adresse in einem Daten-TLB in eine physikalische übersetzt. Wenn die Übersetzung abgeschlossen ist, wird ein Eintrag im Speicher-Adress-Puffer belegt, um die physikalische Adresse zu tracken und die richtige Speicherreihenfolge sicherzustellen. Anschließend wird die Speicher-Operation ausgeführt und der Datenwert in den Speicher-Datenpuffer geschrieben. Ladevorgänge überprüfen auch den Speicher-Puffer, um Aliasing zu erkennen. Wenn die Lade-Adresse mit irgendeiner noch anhängigen Schreib-Operation übereinstimmt, können die Schreib-Puffer-Daten unter Umgehung des Daten-Caches direkt übermittelt werden.

30 Systemarchitektur Übersicht

31 Vergleich mit ARM big.little

32 ARM Cortex-A Neue ARM-Architektur für die breite Masse

33 ARM Prozessoren im Überblick Cortex-A57 Cortex-A5 Cortex-A5 Cortex-A9 Cortex-A8 Cortex-A7 Cortex-A5 Cortex-R7 Cortex-R5 Cortex-R Cortex-M Cortex-M Cortex-M Cortex-M0+ Cortex-M0 SC000 SC00 SC00 Cortex-A Cortex-R Cortex-M SecurCore

34 ARM Prozessoren im Überblick Cortex-A57 Cortex-A5 Cortex-A5 Cortex-A9 Cortex-A8 Cortex-A7 Cortex-A5 Cortex-R7 Cortex-R5 Cortex-R Cortex-M Cortex-M Cortex-M Cortex-M0+ Cortex-M0 SC000 SC00 SC00 Cortex-A Cortex-R Cortex-M SecurCore

35 ARM Prozessoren im Überblick Cortex-A57 Cortex-A5 Cortex-A5 Cortex-A Cortex-A9 Cortex-A8 Cortex-A7 Cortex-A5 Cortex-R7 Cortex-R5 Cortex-R Cortex-M Cortex-M Cortex-M Cortex-M0+ Cortex-M0 SC000 SC00 SC00 Cortex-A Cortex-R Cortex-M SecurCore

36 Warum ARM Cortex-A?

37 ARM Cortex-A9 Blockschaltbild

38 ARM Cortex-A5 Blockschaltbild

39 ARM Cortex-A Blockschaltbild * * * * * Neu oder verbessert in Cortex-A

40 AMBA am Beispiel SoC

41 ARM Cortex Pipeline (Cortex A5)

42 ARM Mali-T6 GPU

43 ARM Mali-V500 Video Engine

44 ARM big.little Processing

45 ARM big.little Hardware Architektur

46 big.little CPU Migration A5 Low Load A5 High Load Core0 Core A7 Core0 Core A7 Core0 Core Core0 Core Core Core Core Core Core Core Core Core Cache Coherent Interconnect (CCI) Cache Coherent Interconnect (CCI) Inactive Processor Active Processor

47 big.little Task Migration A5 Low Load A5 High Load Core0 Core A7 Core0 Core A7 Core0 Core Core0 Core Core Core Core Core Core Core Core Core Cache Coherent Interconnect (CCI) Cache Coherent Interconnect (CCI) Inactive Processor Active Processor

48 ARM TrustZone Hardware Architektur

49 ARM TrustZone Software Architektur

50 AMD Temash ELITE MOBILITY APU

51 Einsatzgebiete des Temash

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53 Details

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55 Jaguar Kern Mobile Prozessoren

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63 Jaguar Pipeline

64 Forecast

65 Fazit

66 Vielen Dank für Ihre Aufmerksamkeit

67 Quellen Perlmutter, Dadi: Introducing Next Generation Low Power Microarchitecture: Silvermont. 0. Intel Corporation. Kilroy, Tom: Leading Through Innovation & Reinvention, 0, Intel Corporation. Kanter, David: Silvermont, Intel s Low Power Architecture, 0, in: real world technologies [link]. Riemenschneider, Frank: Tief abgetaucht: Die Mikroarchitektur von Intel Silvermont im Detail, 0, in: elektroniknet [link]. MICROPROCESSOR MARKET SHARE WORLDWIDE 009-0, BY VENDOR, 0, isuppli, in: Statista MOBILE SEMICONDUCTOR VENDOR: GLOBAL MARKET SHARE IN 0, 0, Nomura Holdings, in: Statista Hryciuk, Peter: ZTE Geek mit Intel Clover Trail+ übertrifft alle Smartphones im Benchmark, 0, in: tabtech [link]. Ammour, Isasam: Galaxy S entthront: Lenovo K900 mit Intel Atom-CPU ist schnellstes Smartphone, 0, in: PC-MAX [link]. Skiba, Michael: Test Motorola RAZR i Smartphone, 0, Notebookcheck [link]. Wellendorf, Matthias: AMD präsentiert Temash und Kabini, 0, tom s Hardware [link]. Wu, Victor: AMD Kabini and Temash APU s, 0, BjornD [link]. ARM Corp.: ARM Cortex-, ARM The Architecture of the Digital World [link]. ARM Corp.: ARM Cortex-A9, ARM The Architecture of the Digital World [link]. ARM Corp.: ARM Cortex-A5, ARM The Architecture of the Digital World [link]. Golem: ARM Cortex-A, Neues Prozessordesign für die breite Masse [link]. ARM Corp.: big.little Processing, ARM The Architecture of the Digital World [link]. ARM Corp.: DSP & SIMD, ARM The Architecture of the Digital World [link]. ARM Corp.: NEON, ARM The Architecture of the Digital World [link]. ARM Corp.: TrustZone, ARM The Architecture of the Digital World [link].