Übersicht. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen - 1 -

Transkript

1 Übersicht 1. Einführung 2. VHDL-Vertiefung 3. Hierarchischer und generischer Entwurf 4. Grundstrukturen digitaler Schaltungen 5. Zielarchitekturen 6. Synthese 7. Soft-Prozessoren 8. Ausgewählte Beispiele Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen - 1 -

2 IO- Makrozelle IO- Makrozelle IO- Makrozelle Globale Verbindungsmatrix IO- Makrozelle IO- Makrozelle IO- Makrozelle PLD-Architekturen CPLD-Architektur PAD 1 1 PAD PAD 1 1 PAD PAD 1 1 PAD Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen - 2 -

3 PLD-Architekturen FPGA-Architektur PAD PAD PAD PAD IOB IOB IOB IOB PAD IOB CLB CLB CLB CLB IOB PAD PAD IOB CLB CLB CLB CLB IOB PAD Routing PAD IOB CLB CLB CLB CLB IOB PAD PAD IOB CLB CLB CLB CLB IOB PAD IOB IOB IOB IOB PAD PAD PAD PAD Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen - 3 -

4 PLD-Architekturen FPGAs für komplexe, digitale Systeme Anbieter: Xilinx ( Altera ( Lattice ( Actel ( QuickLogic ( In der Vorlesung wird die Spartan-3 Familie der Firma Xilinx als Beispiel verwendet. Im Praktikum wird dazu passend das Spartan-3 Starter Kit Board eingesetzt. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen - 4 -

5 Abkürzungen und Erläuterungen: CLB: Configurable Logic Block Slice: Element with two 4-Input LUTs and 2 DFFs LUT: Look Up Table DFF: D-FlipFlop IOB: Input Output Block DCM: Digital Clock Manager Block RAM: Embedded RAM memory Multiplier: Embedded Hardware Multiplier Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen - 5 -

6 Familien-Übersicht: Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen - 6 -

7 Familien-Übersicht: Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen - 7 -

8 Architektur Zwischen den Funktionselementen sind Routing-Ressourcen (Leitungssegmente, Leitungen, Schaltmatrizen) plaziert, um die Funktionselemente zu verbinden. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen - 8 -

9 Konfiguration Konfigurationsdaten werden in statische CMOS Configuration Latches (CCLs) geladen. Damit werden alle Funktionen und Routing-Ressourcen eines FPGAs eingestellt. Konfiguration kann erfolgen über: Paralleles oder Serielles PROM (Master) Parallele oder serielle Prozessorschnittstelle (Slave) JTAG/Boundary Scan-Schnittstelle Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen - 9 -

10 Konfiguration, Beispiele JTAG-Port JTAG Download Cable TCK TMS TDI TDO FPGA Serielles PROM Serial PROM CCLK DONE PROG DIN INIT FPGA Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

11 Konfiguration, Typische Schaltung JTAG Download Cable TCK TMS TDI TDO Konfiguration des FPGA erfolgt entweder über JTAG oder über Serielles PROM. Seriellles PROM kann über JTAG im System programmiert werden. (In System Programmable, ISP) Configuration Mode TCK TMS TDI FPGA M0 M1 M2 TDO TDX CCLK DONE PROG DIN INIT TCK TMS TDI TDO ISP Serial PROM Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

12 I/O-Zellen Einfache I/O-Zelle I/O-Zelle mit Registern T O I En I O PAD T O OTCLK 1D C1 1D C1 En I O PAD I 1D C1 ICLK Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

13 I/O-Zellen DDR I/O-Zelle T1 1D C1 DDR-MUX Ein-/Ausgabe von Daten mit jeder Taktflanke. Verwendung von symmetrischen, um 180 verschobenen Taktsignalen. T2 O1 OTCLK1 O2 OTCLK2 I1 ICLK1 I2 1D C1 1D C1 1D C1 1D C1 1D C1 En I DDR-MUX O PAD ICLK2 Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

14 I/O-Zellen Programmierbare Eigenschaften: Pull-Up and Pull- Down Widerstände Keeper -Schaltung Geschwindigkeit und Treiberstärke (Slew Rate, Drive Strength) SelectIO: Auswahl des Logikstandards Einstellbar mittels Attributen oder generischen Parametern. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

15 I/O-Zellen Single-Ended I/O Standards LVTTL Logic Signals with TTL-Levels but restricted to 3.3V LVCMOS12, LVCMOS15, LVCMOS18, LVCMOS25, LVCMOS33 Logic Signals with Levels for 1.2V, 1.5V, 1.8V, 2.5V and 3.3V SSTL18_I, SSTL18_II, SSTL2_I, SSTL2_II External Memory Interfaces HSTL_I, HSTL_III, HSTL_I_18, HSTL_II_18, HSTL_III_18 External Memory Interfaces GTL, GTLP Backplane Busses PCI33_3 PCI Backplane Bus Sender Receiver Z I Z 0 Z L Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

16 Volts Spartan-3 Einführung I/O-Zellen Single-Ended I/O Standards 3,5 3 2,5 2 1,5 1 0,5 0 LVTTL LVCMOS12 Comparison LVCMOS15 LVCMOS18 LVCMOS25 LVCMOS33 SSTL18_I SSTL18_II SSTL2_I SSTL2_II HSTL_I HSTL_III HSTL_I_18 HSTL_II_18 HSTL_III_18 GTL GTLP PCI33_3 Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen VOH VIH GAP VIL VOL

17 I/O-Zellen Terminierung von Single-Ended I/O Standards Sender Receiver Series Z 0 Z I R S Z L Parallel Z I Z 0 Z L R P R 1 Z I Z 0 Z L Thevenin, Dual R 2 AC Z 0 Z I R Z L C Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

18 I/O-Zellen Differential I/O Standards LDT_25 Chip-to-chip interconnect LVDS_25, LVDSEXT_25 High performance serial data transmission BLVDS_25 Multipoint cable or backplane applications RSDS_25 Flat panel display interfacing LVPECL_25 Low voltage ECL high speed data transmission DIFF_HSTL_II_18 External Memory Interfaces DIFF_SSTL2_II External Memory Interfaces Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

19 I/O-Zellen Differential I/O Standards, Eingangsseite Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

20 Volts Spartan-3 Einführung I/O-Zellen Differential I/O Standards, Eingangsseite Typical Minimum Differential Input Voltages 4 3,5 3 2,5 2 V ID 1,5 1 0,5 V ICM 0 LDT_25 LVDS_25 LVDS_25_DCI BLVDS_25 LVDSEXT_25 LVDSEXT_25_DCI LVPECL_25 RSDS_25 DIFF_HSTL_II_18 DIFF_HSTL_II_18_DCI DIFF_SSTL2_II DIFF_SSTL2_II_DCI Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

21 I/O-Zellen Differential I/O Standards, Ausgangsseite Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

22 I/O-Zellen Differential I/O Standards, Ausgangsseite Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

23 I/O-Zellen Terminierung von Differential I/O Standards Sender Receiver Z 0 Z I R Z L Z 0 Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

24 I/O-Zellen Organisation der IO-Pins in Bänken Jede Bank muss gemäß den gewählten IO-Standards der zugehörigen Pins mit Spannung versorgt werden. Bei einigen IO-Standards sind darüber hinaus noch zusätzliche Referenzspannungen notwendig. Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

25 I/O-Zellen VHDL-Beispiel LVDS_25 C1 I_diff C2 IBUFDS OBUFT LVCMOS33 A16 O_tristate LVCMOS25 D3 I_single LVCMOS33 I_Clk C15 IBUF IBUFG OBUFDS FDCE En2 1,2D C1 R Q LVDS_25 D1 D2 O_diff LVCMOS33 B16 O_single Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

26 I/O-Zellen VHDL-Beispiel library ieee; use ieee.std_logic_1164.all; library UNISIM; use UNISIM.Vcomponents.ALL; -- Elementare FPGA-Komponenten entity io_example is port( I_Clk: in std_logic; I_single: in std_logic; I_diff: in std_logic_vector(1 downto 0); O_single: out std_logic; O_tristate: out std_logic; O_diff: out std_logic_vector(1 downto 0) ); end io_example; NET "I_Clk" LOC = "C15" IOSTANDARD = LVCMOS33; NET "I_Clk" PERIOD = 20.0ns HIGH 40%; UCF-Datei NET "I_single" LOC = "D3" IOSTANDARD = LVCMOS25; NET "I_diff<1>" LOC = "C1" IOSTANDARD = LVDS_25; NET "I_diff<0>" LOC = "C2" IOSTANDARD = LVDS_25; NET "O_single" LOC = "B16" IOSTANDARD = LVCMOS33 SLEW = SLOW DRIVE = 4 ; NET "O_diff<1>" LOC = "D1" IOSTANDARD = LVDS_25 SLEW = SLOW DRIVE = 6 ; NET "O_diff<0>" LOC = "D2" IOSTANDARD = LVDS_25 SLEW = SLOW DRIVE = 6 ; NET "O_tristate" LOC = "A16" IOSTANDARD = LVCMOS33 SLEW = SLOW DRIVE = 12 ; Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

27 I/O-Zellen VHDL-Beispiel -- Eingangstreiber für Taktsignal IBUFG_inst: IBUFG port map ( O => clk, I => I_Clk ); I_Clk C15 IBUFG clk D3 I_single -- Differenzieller Eingangstreiber IBUFDS_inst: IBUFDS port map ( I_diff O => diff_input, I => I_diff(1), -- P-Eingang IB => I_diff(0) -- N-Eingang ); C1 C2 IBUFDS diff_input Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

28 I/O-Zellen VHDL-Beispiel -- Tristate Ausgang O_tristate <= I_single when diff_input='1' else 'Z'; OBUFT A16 O_tristate -- Differenzieller Ausgangstreiber OBUFDS_inst : OBUFDS port map ( O => O_diff(1), -- P-Ausgang OB => O_diff(0), -- N-Ausgang I => single_input ); OBUFDS D1 D2 O_diff Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

29 I/O-Zellen VHDL-Beispiel -- Ausgangsflipflop FDCE_inst: FDCE generic map (INIT => '1') -- initaler Wert port map( Q => O_single, FDCE C => clk, En2 CE => diff_input, 1,2D Q CLR => '0', C1 D => I_single ); R B16 O_single INST "FDCE_inst" IOB=TRUE; UCF-Datei Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

30 CLB: Konfigurierbarer Logikblock Aufbau eines CLB aus Slices Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

31 CLB: Konfigurierbarer Logikblock Logik-Ressourcen eines Slice Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

32 CLB: Konfigurierbarer Logikblock Carry-Logik eines Slice Carry-Logik eines Slice: Dient zum Aufbau von: Addierern Zählern Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

33 CLB: Konfigurierbarer Logikblock Slice als synchrones 32x1 RAM RAM32X1S RAM32X1S_inst : RAM32X1S GENERIC MAP (INIT => X" ") PORT MAP ( A0=>A(0), A1=>A(1), A2=>A(2), A3=>A(3), A4=>A(4), D=>D, WCLK=>Clk, WE=>WE, O=>O ); Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

34 CLB: Konfigurierbarer Logikblock Slice als 16x1 Dual Ported RAM RAM16X1D RAM16X1D_inst : RAM16X1D GENERIC MAP ( INIT => X"0000" ) PORT MAP ( A0=>A(0), A1=>A(1), A2=>A(2), A3=>A(3), D=>D, DPRA0=>DPA(0), DPRA1=>DPA(1), DPRA2=>DPA(2), DPRA3=>DPA(3), WCLK=>Clk, WE=>WE, DPO=>DPO, SPO=>SPO ); Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

35 CLB Gesamtaufbau eines Slice (Details siehe Spartan-3 Datenblatt) Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

36 Block-RAM Block-RAM-Größe: Bit Data Memory 2048-Bit Parity Memory, Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

37 Block-RAM Zwei Modi: Dual Port Single Port Einstellbare Datenwortbreite, unabhängig auf beiden Ports Initialisierung des RAM-Inhalts Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

38 Block-RAM Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

39 Block-RAM Instanzierung eines Single-Port RAMs mit 8+1 Datenbits RAM_INST : RAMB16_S9 generic map( INIT => x"000", INIT_00 => x" ", INIT_01 => x" ",... INIT_3E => x" ", INIT_3F => x" ", INITP_00 => x" ", INITP_01 => x" ",... INITP_06 => x" ", INITP_07 => x" ", SRVAL => x"000", WRITE_MODE => "READ_FIRST") port map ( ADDR => ADDR(10 downto 0), CLK => CLK, DI => DIN(7 downto 0), DIP => DINP, EN => EN, SSR => SSR, WE => WE, DO => DOUT(7 downto 0), DOP => DOUTP ); Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

40 Block-RAM Instanzierung eines Dual-Port RAMs mit 8+1 und 16+2 Datenbits RAMB16_S9_S18_inst : RAMB16_S9_S18 GENERIC MAP ( INITP_00 => X" ",... INITP_07 => X" ", INIT_00 => X" ",... INIT_3F => X" ", INIT_A => X"000", SRVAL_A => X"000", WRITE_MODE_A => "WRITE_FIRST", INIT_B => X"00000", SRVAL_B => X"00000", WRITE_MODE_B => "WRITE_FIRST" ) PORT MAP ( -- Port A: 8 Datenbits, 1 Paritätsbit -- Port B: 16 Datenbits, 2 Paritätsbit ADDRA => ADDR_A(10 DOWNTO 0), ADDRB => ADDR_B(9 DOWNTO 0), CLKA => Clock_A, CLKB => Clock_B, DIA => DI_A(7 DOWNTO 0), DIB => DI_B(15 DOWNTO 0), DIPA => DIP_A, DIPB => DIP_B (1 DOWNTO 0), ENA => En_A, ENB => En_B, SSRA => SSR_A, SSRB => SSR_B, WEA => We_A, WEB => We_B, DOA => DO_A(7 DOWNTO 0), DOB => DO_B(15 DOWNTO 0), DOPA => DOP_A(0 DOWNTO 0), DOPB => DOP_B(1 DOWNTO 0) ); Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

41 Multiplizierer Version ohne und mit Register am Ausgang MULT18X18S_inst : MULT18X18S port map ( A=>A(17 downto 0), -- Operand A B=>B(17 downto 0), -- Operand B C=>Clk, -- Takt CE=>CE, -- Taktfreigabe R=>R, -- Synchrones Rücksetzen P=>P(35 downto 0) -- Produkt ); Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

42 Multiplizierer Zeitverhalten Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

43 Globales Taktnetzwerk Taktnetzwerk Bereitstellung verschiedener Takte Gewährleistung geringer Phasenverschiebungen auf den Taktleitungen Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

44 Digitale Clock Manager (DCM) Erzeugen präziser Takte Aufgaben: Bereitstellung mehrphasiger Takte Ausgleich von Versatz auf Taktleitungen Synthetisierung hoher und niedriger Taktfrequenzen Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

45 Digitale Clock Manager (DCM) component DCM generic ( CLKDV_DIVIDE : real := 2.0; , 2, 2.5, 3, 3.5, 4, 4.5, 5, 5.5, 6.0, 6.5, 7.0, 7.5, 8, 9, 10, 11, 12, 13, 14, 15, and 16. CLKFX_DIVIDE : integer := 1; -- 2 to 32 CLKFX_MULTIPLY : integer := 4; -- 1 to 32 CLKIN_DIVIDE_BY_2 : boolean := false; -- TRUE, FALSE CLKOUT_PHASE_SHIFT : string := "NONE"; -- NONE, FIXED, VARIABLE CLK_FEEDBACK : string := "1X"; -- NONE, 1X, 2X DFS_FREQUENCY_MODE : string := "LOW"; -- Low, High DLL_FREQUENCY_MODE : string := "LOW"; -- LOW, HIGH DUTY_CYCLE_CORRECTION : boolean := true; -- TRUE, FALSE PHASE_SHIFT : integer := 0; ); port ( CLKIN : in std_ulogic := '0'; -- Takteingang CLKFB : in std_ulogic := '0'; -- Taktrückkopplung PSCLK : in std_ulogic := '0'; -- Takt für variable Phasenverschiebung PSEN : in std_ulogic := '0'; -- Freigabe für variable Phasenverschiebung PSINCDEC : in std_ulogic := '0'; -- Richtung für variable Phasenverschiebung RST : in std_ulogic := '0'; -- Rücksetzen CLK0 : out std_ulogic; -- Synchron zu CLKIN CLK90 : out std_ulogic; Phasenverschoben zu CLKIN CLK180 : out std_ulogic; Phasenverschoben zu CLKIN CLK270 : out std_ulogic; Phasenverschoben zu CLKIN CLK2X : out std_ulogic; -- Doppelte Frequenz wie CLKIN, gleiche Phasenlage CLK2X180 : out std_ulogic; verschoben zu CLK2X CLKDV : out std_ulogic; -- CLKIN-Frequenz geteilt durch CLKDV_DIVIDE CLKFX : out std_ulogic; -- CLKIN-Frequenz * CLKFX_MULTIPLY / CLKFX_DIVIDE CLKFX180 : out std_ulogic; verschoben zu CLKFX LOCKED : out std_ulogic; -- Status: CLKIN und CLKFB sind Phasengleich PSDONE : out std_ulogic; -- Status: Variable Phasenverschiebung abgeschlossen STATUS : out std_logic_vector(7 downto 0); -- Phase Shift Overflow, CLKIN Stopped Toggling, CLKFX/CLKFX180 Stopped Toggling ); end component; Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

46 Phased Locked Loop (PLL) (Spartan-6) The PLL can serve as a frequency synthesizer for a wider range offrequencies and as a jitter filter for incoming clocks in conjunction with the DCMs. The heart of the PLL is a voltage-controlled oscillator (VCO) with a frequency range of 400 MHz to 1,080 MHz, thus spanning more than one octave. Three sets of programmable frequency dividers (D, M, and O) adapt the VCO to the required application. The pre-divider D (programmable by configuration) reduces the input frequency and feeds one input of the traditional PLL phase comparator. The feedback divider (programmable by configuration) acts as a multiplier because it divides the VCO output frequency before feeding the other input of the phase comparator. D and M must be chosen appropriately to keep the VCO within its controllable frequency range. The VCO has eight equally spaced outputs (0, 45, 90, 135, 180, 225, 270, and 315 ). Each can be selected to drive one of the six output dividers, O0 to O5 (each programmable by configuration to divide by any integer from 1 to 128). f out, i M D O i f in Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

47 Phased Locked Loop (PLL) (Spartan-6) CLOCKGEN: block is constant EXT_CLK_PERIOD : real := 10.0; constant EXT_CLK_DIV : integer := 1; constant FB_CLK_MULT : integer := 8; constant CLK0_DIVIDE : integer := 32;... (Ebenso für clk0 bis clk5) signal ext_clk_buf: std_ulogic; signal fb_clk: std_ulogic; signal fb_clk_buf: std_ulogic; signal clk0_unbuf: std_ulogic;... (Ebenso für clk0 bis clk5) signal main_pll_locked_sync1 : std_ulogic := '0'; signal main_pll_locked_sync2 : std_ulogic := '0'; begin IBUFG_inst: BUFG_instfb: BUFG_inst0: IBUFG port map (o => ext_clk_buf, i => ext_clk); BUFG port map (o => fb_clk_buf, i => fb_clk); BUFG port map (o => clk0, i => clk0_unbuf);... (Ebenso für clk0 bis clk5) pll_inst : PLL_BASE generic map( BANDWIDTH => "OPTIMIZED", CLK_FEEDBACK => "CLKFBOUT", COMPENSATION => "SYSTEM_SYNCHRONOUS", DIVCLK_DIVIDE => EXT_CLK_DIV, CLKFBOUT_MULT => FB_CLK_MULT, CLKFBOUT_PHASE => 0.000, CLKOUT0_DIVIDE => CLK0_DIVIDE, CLKOUT0_PHASE => 0.000, CLKOUT0_DUTY_CYCLE => 0.500,... (Ebenso für clk0 bis clk5) CLKIN_PERIOD => EXT_CLK_PERIOD, REF_JITTER => 0.010) port map ( -- Output clocks clkfbout => fb_clk, clkout0 => clk0_unbuf,... (Ebenso für clk0 bis clk5) locked => main_pll_locked, rst => ext_rst, clkfbin => fb_clk_buf, clkin => ext_clk_buf ); end block; PLL_BASE benötigt folgende Bibliothek: library unisim; use unisim.vcomponents.all; Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

48 Verbindungsleitungen Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen

49 Weitere Informationen zur Spartan-3 Serie Home : Documentation : Publications By Part : FPGA Device Families : Spartan-3A : Spartan-3 Generation FPGA User Guide Spartan-3 Data sheet (und viele weitere interessante Dokumente) Home : Documentation : Software Manuals : Libraries Guide Constraints Guide Prof. Dr. B. Lang, FH Osnabrück Konstruktion digitaler Komponenten, 5. Zielarchitekturen