Kapitel 1 Zu diesem Buch

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1 Kapitel 1 Zu diesem Buch

2 14 Kapitel 1 1. Zu diesem Buch 1.1. Beschreibungskonventionen Um die Übersichtlichkeit für den Leser zu gewährleisten, wurden verschiedene Gestaltungsformen verwendet. Somit haben sie einen leichteren Überblick und können schneller an einzelne Informationen gelangen. Ausdruck Bezeichner 1 Bezeichner n Ausdruck: Beschreibung des Ausdrucks Bezeichner 1: Beschreibung des Bezeichners 1... :... Bezeichner n: Beschreibung des Bezeichners n Abbildung 1 Syntaxaufbau Die Syntax eines Befehls oder eines Steuerparameters wird mit einer Beschreibungsregel dargestellt (siehe Abbildung 1 dunkelgrau hinterlegt). Der Ausdruck, um den es sich handelt, wird fett dargestellt. Ausdruck und Bezeichner werden im darunterliegenden Abschnitt erklärt (hellgrau hinterlegt). Im Buch sind die einzelnen Kapitel bzw. Abschnitte mit graphischen Symbolen versehen. Diese zeigen den Informationsgehalt an. Hier finden sie eine Erklärung zu allen im Buch verwendeten Symbolen. NEW Wenn sie dieses Symbol im Kapitel finden, dann sollten sie diese Informationen unbedingt beachten, um Fehler zu vermeiden. Dieses Symbol wird als Tip-Marker verwendet. Hier wird ein Verfahren oder ein Trick angegeben. Alle mit NEW gekennzeichneten Beschreibungen sind ab Version 6.0 enthalten. Tabelle 1 Erklärung der verwendeten Symbole 1.2. Glossar Erklärung technischer Begriffe: Adresse: Zahl oder symbolischer Name zur Identifizierung eines Registers, Speicherworts, Speicherbereichs, Eingabe- / Ausgabe-Kanals. ANSI-C: Eine Definitionsnorm für die Programmiersprache C. ANSI-C wurde 1989 vom American National Standards Institute definiert. Anweisung: Eine Anweisung kann eine Operation oder ein Funktionsaufruf sein. Jede Anweisung wird mit einem Semikolon abgeschlossen. Argument: Werden bei einem Funktionsaufruf Werte übergeben, so spricht man von einer Argumentübergabe.

3 Zu diesem Buch 15 A51-Assembler: Ein Programm zur Übersetzung eines in Assemblersprache geschriebenen Programms in ein auf dem Zielprozessor ablauffähiges Maschinenprogramm. CISC-Architektur (Complex Instruction Set Computer). Typisch für diese Architektur ist die große Anzahl von unterschiedlichen Befehlen und Befehlsgruppen. Compiler: Ein Programm zum Übersetzen von Sourcemodulen in einen Objektcode. Cross-Compiler: Ein Compiler, der aus Sourcemodulen einen Objektcode für andere Prozessoren erzeugt. Definition: Bei der Definition einer Variablen, Funktion usw. wird vom C- Compiler Speicherplatz, z. B. im RAM oder ROM, reserviert. Deklaration: Einem Sourcemodul wird eine Variable oder Funktion bekanntgegeben. Bei einer Deklaration wird kein Speicherplatz reserviert. Funktion: Eine Funktion ist eine in sich abgeschlossene Operation. Die Funktion wird über ein CALL aufgerufen und mit einem RET abgeschlossen. Harvard-Architektur: Die Speicherbereiche von ROM und RAM werden mit eigenen Befehlsgruppen verarbeitet. ROM und RAM können denselben Adressraum verwenden. von-neumann-architektur (VNM): Die Speicherbereiche ROM und RAM werden mit derselben Befehlsgruppe abgearbeitet. H-File (Header-File): In diesem File stehen alle Definitionen und Deklarationen, die ein Programm benötigt. IDE (Integrated Development Enterprise): Unter einer IDE wird eine integrierte Entwicklungsumgebung verstanden, die alle Tools für die Entwicklung einer bestimmten Software beinhaltet. Ini-File: Mit diesem File können Kommandos im Simulator über das Command- Fenster eingelesen werden. I-File (Preprint-File): Zusätzliches Output-File des C51-Compilers, wenn der Steuerparameter PREPRINT verwendet wurde. BL51-Linker: Ein Programm zum Binden von OBJ-Files zu einem ablauffähigen Programm. LNK-File: Eingabefile für den Linker. In diesem sind die Informationen enthalten, welche OBJ-Files und welche Libraries mit hinzugebunden werden sollen. Zudem können in ihm Angaben enthalten sein, wie die einzelnen Programmsegmente im Speicher abzulegen sind. LST-File: Compiler und Assembler liefern als Output ein File mit der Erweiterung LST. Dieses File enthält in Abhängigkeit von Steuerparametern Informationen über den Verlauf einer Compilierung bzw. Assemblierung. main(): Jedes C-Programm wird mit dieser Funktion gestartet. Dies gilt auch für die C51-Umgebung.

4 16 Kapitel 1 Makro: Ein im Sourcecode erzeugter Ausdruck, der während des Compilerlaufes in einen Sourcecode expandiert wird. M51-File: Der BL51 Linker erzeugt beim Linken ein File mit der Erweiterung M51. In ihm sind alle Informationen über die Aufteilung des Adressraumes sowie den benötigten Speicherbereich vorhanden. OBJ-File: Der Output von Compiler und Assembler. Dieser Output wird dem Linker als Input übergeben. Operation: arithmetischer oder logischer Ausdruck OPT-File: Das OPT-File ist Bestandteil eines µvision2 Projekts. Es enthält alle Einstellungen für den Simulator, ROM-Monitor bzw. Emulator. #pragma Steuerparameter: Sie beeinflussen die Tools, z. B. C51-Compiler bei der OBJ-Code Erstellung oder den BL51-Linker bei der Adressvergabe. Diese Steuerparameter sind Schlüsselwörter. PAP (Programm Ablauf Plan): Graphische Darstellung für ein Programm bzw. für eine Programmsequenz. PC (Program Counter): Er enthält die Speicheradresse des Programmspeichers, die im Mikrocontroller ausgeführt wird. RAM: Random Access Memory RISC (Reduced Instruction Set Computer): Diese Architektur verwendet nur einfache Befehlsgruppen. Jeder Befehl wird in einem Maschinenzyklus ausgeführt. ROM: Read Only Memory Schlüsselwort: Der C-Compiler hat einige englische Wörter reserviert. Diese dürfen nicht anderweitig verwendet werden. SFR: Special Function Register Simulator: Der Simulator ist ein Programm, das einen Zielprozessor mittels Software nachbildet. Es können damit Programme ohne die Zielhardware getestet werden. Sourcemodul: Ein File, in dem der Sourcecode enthalten ist. Ein Programm wird meist in mehrere Module aufgeteilt. Ein Modul sollte nicht mehr als fünf DIN A4 Seiten Sourcecode enthalten, da alles darüber Hinausgehende unübersichtlich wird. SRC-File: Über den Steuerparameter SRC erzeugt der C51-Compiler als Output ein Assemblerfile. Dieses Modul hat die Extension SRC und kann direkt als Input für den A51 Assembler genommen werden. Target: Das Target enthält den Zielprozessor (8051-Derivat) und die Tool spezifischen Einstellungen. Tool-Chain: Sie enthält die Programmierwerkzeuge (C-Compiler, Assembler, Linker) für das ausgewählte Mikrocontroller Derivat. uv2-file: Dieses File enthält alle Projektinformationen. XRAM: external Random Access Memory

5 Kapitel 2 Aufbau des µcontrollers

6 18 Kapitel 2 2. Aufbau des µcontrollers 2.1. Die Vorläufer der µcontroller In den Anfängen war die Rechenlogik fest verdrahtet. Diese fest verdrahtete Rechenlogik wird heute noch in den Taschenrechnern und teilweise in den mathematischen Coprozessoren des PCs verwendet. In den 60er Jahren ging man zur programmierbaren Rechenlogik über. Ergebnis war eine 4-bit CPU mit der Bezeichnung Aus diesem 4040 wurde von Intel der 8080 und danach der 8085, etc. weiterentwickelt. In den 70er Jahren wurde eine allgemeine Hardwarearchitektur für die Anbindung von externen Komponenten an den µprozessor geschaffen (siehe Blockschaltbild). Die Anbindung erfolgte über einen 16-bit Adress- und 8-bit Datenbus (siehe Abbildung 2). Abbildung 2 µcomputer-system mit Busstruktur Für Steuerungszwecke wurde versucht, immer mehr externe Funktionalität in den µprozessor zu integrieren. An dieser Stelle verzweigte die Prozessorentwicklung. Die PC-Technik behielt die Busstruktur (80286, 80386), währenddessen die Steuerungstechnik zu einer Portstruktur übergegangen ist, die bei vielen Derivaten auch die Möglichkeit liefert, einen wie in Abbildung 2 dargestellten Adress- /Datenbus zusätzlich nachzubilden, um komplexe Systeme aufzubauen, in denen der Anschluss externer Peripherie praktisch nicht mehr begrenzt ist. Die hier vorgestellte LPC9xx-Familie verfügt über eine reine Portstruktur. Als Prozessorkern (Core) wird ein 8051, der 1985 von Intel eingeführt wurde, eingesetzt. Da die LPC-Familie wesentliche Mechanismen des klassischen 8051 beinhaltet, ist es für ein besseres Verständnis sinnvoll, wichtige Eigenschaften des 8051 zu besprechen. Wenn das Steuerprogramm in der CPU abgelegt ist und kein weiterer externer Daten/Programmspeicher benötigt wird, werden die Aktoren/Sensoren an die Ports angeschlossen und über diese adressiert. Aufgrund der Portstruktur gibt es Einschränkungen hinsichtlich externem Datenspeicher (RAM), Programmspeicher (ROM, EPROM, FLASH) und zusätzlicher Peripherie. Abbildung 3 Portaufbau beim 8051

7 Aufbau des µcontrollers 19 Die Ansteuerung eines externen Bausteins (RAM, ROM, FLASH bzw. Peripherie) erfordert eine 16-bit Adresse und 8-bit Daten. Das entspricht 24 Leitungen bzw. 3 Ports. Da Portpins sehr kostbar sind, wurde ein Multiplexverfahren eingesetzt. Dieses Verfahren schreibt zuerst die unteren 8-bit (LSB) des Adressbusses in ein Latch. Dieses Latch speichert die Adresse. Danach erfolgen zeitgleich die oberen 8-bit (MSB) und das Datenwort, wenn in den Baustein geschrieben werden soll. Andernfalls wird das Datenwort nach dem Anlegen der 8-bit (MSB) eingelesen. Beim 8051 kann ein Multiplex-Bus über Port 0 und über Port 2 ein Adress- /Datenbus aufgebaut werden (siehe Abbildung 4). Mit Hilfe eines externen Latches werden über ein ALE-Signal die unteren 8-bit (LSB) des Adressbusses zuerst in diesem gespeichert. Port 2 enthält beim Zugriff auf den externen Speicher die oberen 8-bit (MSB). Über Port 0 werden danach die Daten mit Hilfe des PSEN-Signals entweder vom ROM gelesen oder mit /RD-/WR-Signal vom RAM gelesen bzw. geschrieben. Während das ALE- und das PSEN-Signal als separate Steuerleitungen vom Prozessor zur Verfügung gestellt werden, werden für das /WR-/RD-Signal die obersten zwei Bits von Port 3 benötigt, so dass Port 3 nur noch eingeschränkt zur Verfügung steht.!! Ein / vor einem Signal (z. B. /RD) bedeutet, dass dieses Signal LOW aktiv ist.!! Abbildung 4 Anbindung weiterer Bausteine über den Adress-/Datenbus des 8051 Tabelle 2 enthält die Beschreibung der verwendeten Ports und der benötigten Steuersignale für den externen Buszugriff. Zur Vollständigkeit wurden noch die Taktanbindung (XTAL1/2), das ReSeT-Signal und die noch frei bleibenden Ports eingezeichnet. Mit dem External Access Eingang wird der Zugriff auf den externen Programmspeicher (0x0000 0x07FF) gesteuert. Ist EA auf Masse gelegt, so wird auf den externen Programmspeicher zugegriffen.

8 20 Kapitel 2 Bezeichnung Richtung Beschreibung Port 0 Ein-/ Ausgang Wird als Adress-/ und Datenbus verwendet. Port 2 Ausgang Wird als Adressbus (A15- A8) verwendet). ALE Ausgang Das Signal Address Latch Enable gibt das Latch frei. Mit der fallenden Flanke werden die Adressen (A7- A0) in das Latch gespeichert. /PSEN Ausgang Das Signal Program Store ENable wird in der Regel mit /OE des ROM verbunden und gibt so den Programmspeicher zum Lesen frei. /RD Ausgang Mit dem LOW-Pegel wird der RAM gelesen. /WR Ausgang Mit dem LOW-Pegel wird in den RAM geschrieben. Reset Eingang Setzt den 8051 in seinen Reset-State zurück EA Eingang Schaltet einen 2 kbyte internen ROM-Speicher frei. Tabelle 2 Beschreibung der Signale für den externen Buszugriff Der 8051 benötigt für einen Maschinenzyklus 12 externe Takte. Die Abarbeitung der Programmbefehle erfolgt nach einem für jeden Befehl festgelegten Ablaufschema. Dieses bestimmt mit dem Prozessortakt die Ausführungszeit der einzelnen Befehle. Man spricht hier auch von einem 12 cycle core. Diese 12 Takte sind in 6 Phasen (States) aufgeteilt (siehe Abbildung 5). Jedem State sind wieder zwei Takte zugeordnet (P1 und P2). Jeder Lese- bzw. Schreibzugriff erfolgt nach einem fest vorgegebenen Taktschema. Abbildung 5 Taktschema des 8051 Nach dem Einschalten des 8051 bzw. nach einem Reset beginnt der Ablauf des 8051 mit State 5/P1 (siehe Abbildung 6). Der PC (Program Counter) enthält den Wert 0x0000. In Tabelle 3 sind die einzelnen States beschrieben.

9 Aufbau des µcontrollers 21 Bezeichnung State Beschreibung Set Latch 5/ P1 Mit der negativen Flanke von 5/P1 wird eine fallende Flanke an ALE ausgegeben. Somit enthält nun das Latch die Adressen (D7-0). Die hier ausgegebene Adresse ist das LSB des Program Counters (PC). P0 Tristate 5/ P2 Der Ausgang von P0 wird auf Tristate gesetzt. P0 Valid 6/ P1 An P2 liegen die Adressen A15-8 (Inhalt MSB von PC). Mit der fallenden Flanke von PSEN wird der externe Programmspeicher freigegeben. Load Opcode 6/ P2 In diesem Takt wird nun das adressierte Byte eingelesen. Dieses Byte wird Opcode genannt, da es die codierte Instruktion der 8051 Mnemonic enthält. Decode Ins 1/ P1 Mit diesem Takt wird das Byte dekodiert. Der 8051 hat jetzt die Information, um welche Art von Befehl es sich handelt (z. B. MOV, ADD, CALL, JMP,...). PC Out 1/ P2 Der Program Counter wird um 1 erhöht. Set Latch 2/ P1 Entspricht der Beschreibung von 5/P1. P0 Tristate 2/ P2 Entspricht der Beschreibung von 5/P2. P0 Valid 3/ P1 Entspricht der Beschreibung von 6/P1, wenn ein weiteres Byte aus dem Programmspeicher gelesen wird. Dies ist z. B. der Fall, wenn ein Ladebefehl mit einer Konstanten verwendet wird (MOV A, #23). Load Value 3/ P2 In diesem Takt wird das Byte, das an der Adresse aus P2 * 16 + Latch steht, eingelesen. Use Value 4/ P1 Der hier eingelesene Wert wird an die vorgesehene Stelle (beim Befehl MOV A,#23) in den Accu geschrieben. PC Out 4/ P2 Der Program Counter wird um 1 erhöht. Tabelle 3 Ablauf eines Maschinenzyklus in einem 12 cycle core!! Bis zu 1/P2 ist das Ablaufschema für alle Befehle identisch. Je nachdem um welchen Opcode es sich handelt, werden bis zu zwei weitere Lesezugriffe auf den externen Programmspeicher durchgeführt. Die Befehle sind also unterschiedlich lang und enthalten ein, zwei oder drei Bytes (siehe Befehlsliste Seite XX). Dadurch ergeben sich unterschiedlich lange Abarbeitungszeiten von zwei bis zu vier Maschinenzyklen.!! Abbildung 6 Zugriff auf den externen Programmspeicher über das /PSEN-Signal

10 22 Kapitel 2!! Die Anzahl der Maschinenzyklen für einen Befehl (bzw. für alle Befehle) ist das Kriterium für die Arbeitsgeschwindigkeit des Programms.!! 2.2. Historie des 8051 Der 8051 ist eine auf einem Accu basierende 8-bit CPU in CISC-Architektur. Der 8051 entstand 1981 als Nachfolger der 4-bit CPU Einige Funktionalitäten (z. B. Timer) des 8048 sind übernommen worden. Abbildung 7 enthält eine Übersicht über die wichtigsten Weiterentwicklungen des Der Schritt zum 80C51 beinhaltet den Umstieg von der NMOS zur CMOS Technologie. Mit dieser wurde eine geringere Stromaufnahme im Ruhebetrieb erreicht. Abbildung 7 Mikrocontroller-Familie und deren Weiterentwicklung Während Intel die Weiterentwicklung der 8051-Derivate eingestellt hat, brachten Philips und Infineon weitere Derivate mit zusätzlichen Funktionalitäten (z. B. I²C-, CAN-, USB-Bus, mehrere UARTs) auf den Markt. Zudem wurde versucht, die Taktfrequenz zu erhöhen. Heute liegen diese bei einzelnen Derivaten bei bis zu 60 MHz. Hier ist es nur noch eine Frage der Zeit, bis die 100 MHz-Grenze erreicht wird. Einige Hersteller haben zur Geschwindigkeitserhöhung zudem das Taktschema zur Bearbeitung eines Assemblerbefehls von anfangs 12 Takten pro Befehl (12 cycle core) auf 6, teilweise auf 2 Takte (2 cycle core), z.b. LPC9xx Familie reduziert. Eine Einschränkung des 8051 ist die Adressbegrenzung von 64 kbyte im ROM-/ XRAM-Bereich. Einige Hersteller (z. B. Dallas, Atmel) sind dazu übergegangen,

11 Aufbau des µcontrollers 23 einen erweiterten Adressbereich über zusätzliche Steuerleitungen im Chipderivat anzubieten. Während es zu Beginn der 80C51-Weiterentwicklung nur Derivate als Masken- ROM bzw. ohne ROM gab, wurden mit der Zeit immer mehr Derivate mit einem OTP (One Time Programable) ausgestattet. Einige Derivate, z. B. Atmel, Philips verfügen über einen zusätzlichen internen FLASH. Diese Weiterentwicklung spiegelt sich auch in der Toolchain der Firma Keil wieder. Um dieser Vielfalt von unterschiedlichen 8051-Derivaten gerecht zu werden, wurden immer neue Funktionalitäten in den C-Compiler, Linker und den Simulator aufgenommen Aufbau des 8051 Core Der 8051 verfügt nach außen über vier Ports (0-3). Er wird typischerweise in einem DIP-Gehäuse (Dual Inline Package) verwendet. Die Taktfrequenz beträgt zwischen 1 60 MHz. Abbildung 8 enthält das Blockschaltbild eines 8051 bzw Der grau hinterlegte Prozessorkern ist bei fast allen 8051-Derivaten identisch. Wenn sie ein anderes Derviat verwenden, so sind es meist nur Änderungen bezüglich der vorhandenen internen Peripherie (andere Timer, PWM oder eine moderne Timing und Control Unit, die den Reset besser überwachen soll oder über eine interne Taktversorgung verfügt).

12 24 Kapitel 2 Abbildung 8 Blockschaltbild des 8051/8052 Der 8051 enthält einen Prozessorkern und integrierte Zusatzfunktionen, wie z. B. Timer, serielle Schnittstelle, internes RAM, Interruptsystem. Der Rechnerkern (siehe Abbildung 8) besteht seinerseits aus folgenden Teilen: 1. ALU (Arithmetic und Logic Unit) Die ALU ist das Rechenwerk des Sie ist für die Verarbeitung von 1-bit und 8-bit Daten ausgelegt. Für das Laden der Daten werden zwei temporäre Register verwendet. Diese sind von außen nicht sichtbar. Das Ergebnis einer Operation befindet sich fast immer im Accu (Accumulator). Zusätzlich werden im PSW (Program Status Word) in Abhängigkeit der verwendeten Operation Flags gesetzt. Diese Flags können z. B. mit bedingten Sprungbefehlen abgefragt werden. Das Carry-Flag als Bestandteil des PSW dient als Bool scher Accumulator.

13 Aufbau des µcontrollers SFR (Special Function Register) Sie sind die Steuerzentrale des Sie erlauben die Konfiguration der einzelnen Komponenten, wie z. B. Timer, UART, und den Zugriff auf alle wichtigen Register. Die SFR befinden sich im Data-Bereich 0x80 bis 0xFF. Alle Register mit Ausnahme der vier Registersätze R0 bis R7 (diese befinden sich im internen RAM) sind als SFR ausgelegt. Der 8051 und dessen Derivate verfügen immer über folgende SFR: Accu: Er wird als Ergebnis-/Laderegister bei indirekter Adressierung verwendet. B-Accu: Der B-Accu wird bei 16-bit Operationen (DIV, MUL) als zweites Register verwendet. PSW : Das PSW enthält Flags, die Informationen über den Inhalt des Accus (Parity-Flag) bzw. über das Ergebnis der vorangegangenen Operation speichern. Das PSW enthält zudem die Bits RS0/RS1, die für die Umschaltung der verwendeten Registerbank zuständig sind. SP: Der SP (Stackpointer) enthält die aktuelle Stackadresse (siehe Unterprogrammtechnik Seite XY). DPL/DPH: Diese beiden SFR bilden den DPTR. Er wird für die Zugriffe auf das externe RAM/ROM benötigt. PCON: Über den PCON (Power Control Mode) werden die beiden Betriebsarten für eine verringerte Stromaufnahme eingestellt.!! Eine weitere, größere Anzahl von SFR dient zur Funktionseinstellung der internen Peripherie, wie z.b. Timer, UART. Etliche Adressen des SFR-Bereichs sind noch unbelegt und stehen für die unterschiedlichen Derivate zur Verfügung.!! 3. Taktversorgung Der Oszillator wird mit einer externen Taktquelle zwischen 1 60 MHz (je nach Derivat) verbunden und liefert den Takt für die interne Steuerung. Beim Standard 8051 bilden 12 Takte einen Maschinenzyklus. Einige 8051 Derivate kommen mit 6 und weniger Takten für einen Maschinenzyklus aus. 4. Timing und Control Einheit Diese Einheit ist für die Buskontrolle und die internen Abläufe zuständig. Folgende Signale werden verarbeitet: RST: Das RST (Reset) setzt den Prozessorkern und teilweise die interne Peripherie zurück. /EA: Das EA (External Access) legt fest, ob das interne oder das externe ROM für die Befehlsabarbeitung verwendet werden soll.

14 26 Kapitel 2 /PSEN: Über das PSEN (Program Store Enable) wird auf das ROM lesend zugegriffen. ALE: Das ALE (Address Latch Enable) wird benötigt, um die niederwertigen Adressleitungen in einem externen Latch zu speichern (Baustein 74573). 5. Adressierung von Programm- und externen Datenspeichern Der Programmspeicher wird über den PC (Program Counter) adressiert. Dieser ist für den Programmierer nicht direkt sichtbar und wird bei der Programmabarbeitung automatisch inkrementiert oder durch Sprungbefehle bzw. über das RST-Signal (PC=0) beeinflusst. Bei einem Fetch-Zyklus (Laden einer Operation in das Instruction Register) wird die im PC gespeicherte Adresse an die Ports P0 und P2 angelegt. Der externe Speicher und externe Ein-/Ausgabeeinheiten (sofern speicheradressiert) werden über Port 0 und Port 2 gesteuert (siehe Abbildung 4, Seite 19). Der externe Datenspeicher wird über den DPTR (Datapointer) angesprochen (siehe Punkt 2 SFR). Der 8051 ist für eine Harvard Architektur ausgelegt. Dies bedeutet, dass der ROM-/RAM-Bereich jeweils über ein eigenes Speichersegment verfügt. Die Trennung erfolgt über die Steuersignale /PSEN bzw. /WR. Bei einem lesenden Zugriff auf das ROM wird das Signal /PSEN, bei einem lesenden Zugriff auf das RAM das Signal /RD aktiviert. 6. Zusatzperipherie Der 8051 und die meisten Derivate verfügen über folgende Zusatzperipherie: SCON: Serial Control Steuer- und Statusregister für die serielle Schnittstelle SBUF: Der Serial Buffer enthält das empfangene bzw. das zu sendende Zeichen für die serielle Schnittstelle. P0, P2: Wird meist für die Ansteuerung des externen Datenspeichers verwendet. P1, P3: Enthält unter anderem Steuersignale für die Ansteuerung des externen Datenspeichers, Statussignale und Steuersignale für die Zusatzperipherie (Interrupts,...). TCON: Das TCON (Timer Control Steuer- und Status-Register) enthält die Steuerung für die Zähler/Zeitgeber 0 und 1 sowie für die Interrupts. TMOD: Das TMOD (Timer Modus Register) bestimmt die Betriebsarten für die Zähler/Zeitgeber 0 und 1. TL0/TH0: 16-bit Register für Zähler/Zeitgeber 0 TL1/TH1: 16-bit Register für Zähler/Zeitgeber 1 IP: Über das IP (Interrupt Priority Register) werden die Prioritäten für die verschiedenen Interrupt-Quellen vergeben.

15 Aufbau des µcontrollers 27 IE: Mittels dem IE (Interrupt Enable Register) werden die einzelnen Interrupts der Zusatzperipherie (Timer, seriellen Schnittstelle, usw.) freigegeben Speicherarchitekturen Da die Speicherarchitektur der LPC9xx-Familie identisch ist mit einem 8051, wird im folgenden Abschnitt die externe Anbindung von Speichern an den 8051 sowie der interne Aufbau des P89LPC932 beschrieben. Harvard-Architektur Unter diesem Begriff wird die Art des Zugriffs auf den externen Daten- bzw. Programmteil bezeichnet. Mit der Harvard-Architektur werden für die Daten bzw. für das Programm zwei physikalisch getrennte Speicher verwendet. Diese Architektur hat den Vorteil, das ein fehlerhaftes Schreiben außerhalb des Datenbereichs (XRAM) den Programmcode (ROM) nicht verändern kann. Abbildung 9 enthält diese Beschaltung eines externen ROM und externen RAM an den Abbildung 9 Harvard-Architektur Mit dieser Beschaltung ist ein jeweils 64 kbyte großer Adressraum für das ROM und das RAM möglich (siehe Tabelle 4). Um die Adresslage der Speicherbereiche im Weiteren auseinanderhalten zu können, wird folgende Syntax verwendet: C:Adresse = ROM-Speicherbereich X:Adresse = XRAM-Speicherbereich Zugriff Baustein Adresslage Program (/PSEN) ROM C:0x0000 C:0xFFFF (64 kbyte) Daten (/RD, /WR) XRAM X:0x0000 X:0xFFFF (64 kbyte) Tabelle 4 Adresslage des externen Speichers bei der Harvard-Architektur Es ist mit dieser Architektur allerdings nicht möglich, Programmteile im RAM auszuführen, da ein Zugriff auf den Programmspeicher immer mit dem /PSEN- Signal aktiviert wird. Für das Debuggen von Programmen in ihrem Zielsystem wird allerdings ein solches Verhalten benötigt. Um dies zu erreichen, muss das /PSEN-Signal mittels eines &-Gatters mit dem /RD-Signal verknüpft werden

16 28 Kapitel 2 (siehe Abbildung 10). Mit dieser Hardware Änderung wird eine von-neumann- Architektur erreicht, bei der es möglich ist, Code im RAM auszuführen. Von-Neumann-Architektur Abbildung 10 von-neumann-architektur Bei dieser Architektur liegen das Programm und die Daten im gleichen Adressbereich. Man spricht hier auch von einer linearen Adressierbarkeit, da mittels derselben Programmsequenz auf Daten- sowie auf Codebereiche zugegriffen werden kann. Damit sich die Adressen des Programmspeichers (ROM) und des Datenspeichers (XRAM) in Abbildung 10 nicht überlagern, wird zusätzlich ein Inverter an den Adresspin A15 des RAM gelegt. Mit dieser Änderung ergeben sich folgende Adressbereiche: Zugriff Baustein Adresslage Program (/PSEN) ROM C:0x0000 C:0x7FFF (32 kbyte) Daten (/RD, /WR) RAM X:0x8000 X:0xFFFF (32 kbyte) Program (/PSEN) RAM C:0x8000 C:0xFFFF (32 kbyte) Tabelle 5 Adresslage des externen Speichers bei der von-neumann-architektur!! Sie müssen jetzt darauf achten, dass der Datenteil ihres Programms den ausführbaren Programmteil im RAM nicht überschreibt.!! 2.5. Modifikationen bei der LPC900-Familie Im Gegensatz zum 8051 verfügt die LPC900-Familie über keine Möglichkeit, externen Code- /bzw. Datenspeicher anzuschließen. Somit entfallen die Funktionalität von Port 0 und Port 2 zum Aufbau eines externen Adress- und Datenbusssystems sowie die Signale /PSEN und ALE. Auch der EA Anschluss ist nicht vorhanden, da das Programm grundsätzlich im internen FLASH-Speicher des LPC-Cores ausgeführt wird.

17 Aufbau des µcontrollers 29 Abbildung 11 Blockschaltbild des P89LPC932 Der externe Code- bzw. Datenspeicher wurde in die LPC9xx-Chipfamilie integriert. Über ein Adressregister (siehe Abbildung 11) wird eine 12-bit Adressleitung an das interne XRAM sowie das interne FLASH gelegt. Die Steuersignale /PSEN, /WR und /RD werden von der Timing- und Control-Einheit nur innerhalb der CPU erzeugt und nicht nach außen geführt. Da Portpins und deren Ansteuerlogik sehr teuer sind und der Chip von seinen Ausmaßen sehr klein sein sollte, wurden die Portpins teilweise mehrfach belegt. Abbildung 12 enthält die Portbelegung des P89LPC932. Die P89LPC-Familie verfügt über verschiedene Möglichkeiten zur Taktversorgung. Wenn ein externer Quarz verwendet werden soll, muss dieser an Port 3.0 und 3.1 angeschlossen werden. Diese Portpins stehen dann für andere Zwecke nicht mehr zur Verfügung. Das /RST-Signal wurde alternativ auf Port 1, Pin 5 gelegt.

18 30 Kapitel 2 Abbildung 12 Schematische Darstellung des P89LPC932 Gegenüber dem 80C51 enthält der P89LPC932 noch eine Vielzahl weiterer Peripherals, wie z.b. WDT, RTC, I²C-Bus, SPI-Bus usw. Auf diese wird in den weiteren Kapiteln noch genauer eingegangen. Peripherie Beschreibung Seite Port0, 1, 2 Kapitel 10.4, Reset 161 Port 3 Kapitel 10.3, Aufbau des Taktgenerators 155 Timer0/1 Kapitel 10.8, Timer 184 Interrupt Kapitel 10.7, Funktionsweise des Interrupts 176 UART Kapitel 10.11, UART 208 RTC Kapitel 10.13, RTC 227 WDT Kapitel 10.14, WDT 231 SPI Kapitel 12, SPI 260 I²C Kapitel 11, I²C Bus 240 CCU Kapitel 10.12, Capture/Compare Unit (CCU) 223 Analog Comperators Kapitel 10.16, Analog Comperatoren 238 FLASH Kapitel 10.15, Programm-/Data-FLASH 236 Power Monitor Kapitel 10.5 Spannungsüberwachung 164 Tabelle 6 Übersicht Peripherie beim P89LPC Speichermodell des 8051 Der 8051 besitzt neben dem externen Speichermodell für Programm und Daten noch einen internen 256 Byte großen Adressraum (siehe Abbildung 13). Dieser teilt sich in einen direkt adressierbaren (data) und in einen indirekt adressierbaren (idata) Speicherbereich auf. In den unteren 128 Byte überlagern sich die beiden Adressierungsarten.

19 Aufbau des µcontrollers 31 Abbildung 13 Aufbau des kompletten Speichermodells des 8051 Für diese beiden Speicherbereiche gilt folgende Adressschreibweise: D:Adresse =direkt adressierbarer Speicherbereich I:Adresse = indirekt adressierbarer Speicherbereich In den oberen 128 Byte des direkt adressierbaren Speicherbereichs liegt das SFR (Special Function Register). Über diesen Bereich werden die einzelnen Peripherals, wie z. B. die Ports, Timer, UART, adressiert Speichermodell des P89LPC932 Abbildung 14 enthält den Speicheraufbau des P89LPC932. Der Unterschied zum 8051 besteht darin, dass der Baustein nur über einen 512 Byte großen xdata-bereich für Daten und einen 8 kbyte großen FLASH Bereich für den Programmteil besitzt. Ein 256 Byte großer Bereich wird für den IAP-Boot Flash in einem ROM-Bereich benötigt. Dieser Bereich enthält Funktionen für die Programmierung des Programm FLASH. Zusätzlich verfügt er über einen weiteren 512 Byte großen DATA FLASH. Dieser Bereich wird über SFRs adressiert.!! Im Gegensatz zum 8051 verfügt die LPC900-Familie über einen fest verdrahteten pdata-bereich. Dieser liegt von der Adresse x:0x0000 x:0x0100.!!

20 32 Kapitel 2 Abbildung 14 Aufbau des kompletten Speichermodells des P89LPC Wie entsteht ein mikrocontrollergesteuertes Gerät? Wie läuft nun eine Entwicklung eines Programms für ein Gerät im Prinzip ab? Aufgabe ist es, eine Steuerung für eine Waschmaschine mit einem 8051 zu bauen. Hierbei enthält der Mikrocontroller ein Steuerungsprogramm, welches über Sensoren (Schalter, Temperaturfühler usw.) Informationen aufnimmt, nach einem Verarbeitungsalgorithmus auswertet und entsprechende Informationen an die Aktoren (Relais, Motoren, LEDs usw.) ausgibt. Der 8051 ist mit seiner Harvard-Architektur nicht unmittelbar in der Lage, Software direkt austesten zu können. Nachdem die Steuersoftware im PC erstellt wurde, muss diese in ein EPROM mittels eines EPROM-Programmiergeräts geschrieben werden. Dieses EPROM wird dann in das Steuergerät der Waschmaschine gesteckt und das Programm kann ausgetestet werden (siehe Abbildung 15). Abbildung 16 Entwicklungsschritte PC -> EPROM -> Zielsystem Vorteil dieses Verfahrens: Es wird keine zusätzliche Hardware in der Waschmaschinensteuerung benötigt. Nachteil dieses Verfahrens: Falls ein Fehler auftritt, muss die Software abgeändert, das EPROM neu gebrannt und wieder ausgetestet werden.

21 Aufbau des µcontrollers 33 Um den Testaufwand zu vereinfachen, kann man für die Entwicklungsphase ein 8051-Entwicklungssystem mit von-neumann-verdrahtung (VNM) benutzen. Das Austesten setzt eine Kommunikationssoftware im Zielsystem ( ROM-Monitor ) und eine Software im PC (Debugger) voraus. Der Debugger unterstützt das Laden, Starten und Testen der Software im Zielsystem. Die Kommunikation zwischen dem Zielsystem und dem PC erfolgt über eine RS232-Schnittstelle (siehe Abbildung 17). Die Funktions-/Arbeitsweise des ROM-Monitors ist im Buch Teil 2, Kapitel 8 ausführlich beschrieben. An dieses Entwicklungssystem werden Aktoren und Sensoren der Waschmaschine angeschlossen. Das im PC erstellte Programm wird mit Hilfe des ROM-Monitors in das Zielsystem geladen und dort gestartet, so dass die Funktion an der angeschlossenen Hardware unmittelbar "live" beobachtet werden kann. Sehr nützlich ist dabei die Möglichkeit des Einzelschrittbetriebs, das Lesen bzw. Schreiben von Variablen sowie das Setzen von Breakpoints. Bei Programmfehlern wird nur der Quellcode im PC geändert und das Programm wird erneut in das Zielsystem geladen. Abbildung 17 Entwicklungssystem mittels ROM-Monitor Vorteil dieses Verfahrens: Das Programm kann mit Debugmöglichkeiten gut ausgetestet werden. Nachteil dieses Verfahrens: Soll die Waschmaschinensteuerung auch beim Kunden getestet werden können, so müssen außer dem RS232-Stecker auch der ROM-Monitor und die zusätzliche VNM-Verdrahtung ein Bestandteil der Hardware sein. Die RS232-Schnittstelle wird für das Debuggen blockiert. Arbeitsweise mit der LPC900-Familie Die Firma Keil bietet für die LPC900-Familie zwei Entwicklungsboards an: MCB900 Evaluation Board EPM900 LPC Emulator Board Zusammen mit der PC-Software µvision bilden sie eine vollständige Entwicklungsumgebung. Das MCB900 Evaluation Board verfügt über einen P89LPC932 Baustein. Mit dem MCB900 Evaluation Board können sie über eine RS232 Schnittstelle zwischen der Entwicklungsoberfläche und dem Zielsystem kommunizieren. Da die LPC900 Familie als Programmspeicher über einen FLASH-Bereich verfügt, ist es nicht notwendig, eine VNM-Verdrahtung zu verwenden. Das Programm wird direkt in den FLASH geschrieben und ausgetestet. Damit sie das

22 34 Kapitel 2 Progamm schrittweise austesten (Debuggen) können, wird zusätzlich zu ihrem Programm ein ISD51-Treiber verwendet. ISD steht für In-System-Debugger. Eine genauere Beschreibung dieses Treibers und dessen Funktionalität finden sie in Kapitel XY. Abbildung 18 Entwicklungssystem MCB900 Der ISD51-Treiber verhält sich in der Funktionsweise genauso wie ein ROM- Monitor. Im Gegensatz zum ROM-Monitor, der als fester Bestandteil eines Entwicklungssystems mit VNM Verdrahtung in einem eigenen ROM abgelegt ist, wird der ISD51-Treiber beim Laden ihres Programms mit in das Zielsystem eingespielt. Vorteil dieses Verfahrens: Somit würde z. B. unsere Waschmaschinensteuerung nur eine zusätzliche RS232-Schnittstelle benötigen, die beim Funktionstest bzw. bei der Fehlersuche mit dem PC verbunden werden müsste. Nachteil dieses Verfahrens: Es muss zusätzlicher Speicherplatz für den Treiber zur Verfügung gestellt werden. Die RS232-Schnittstelle wird für das Debuggen blockiert. Eigenschaften des MCB900-Boards: Kommunikation über RS232 FLASH-Programmierung seriell über ein zusätzliches Programm (z. B. FLASH Magic) Versorgung über Klinkenstecker, z. B. 9 V Netzteil 8 gepufferte LEDs alle Portpins sind auf einer Steckerleiste geführt Der EPM900 LPC Emulator verfügt über einen Bondout. Ein Bondout ist ein besonderer Baustein. Er hat noch wesentlich mehr Funktionalität als ein LPC900 Derviat, wie z. B. der P89LPC932. Mit einem Bondout können alle Derivate der LPC900-Familie ausgetestet werden. Er benötigt zudem keine weiteren Treiber in ihrem Programm für die Steuerung des Debuggers. Er bietet außerdem die Möglichkeit, das Programm in Echtzeit auszutesten. Für alle diese zusätzlichen Möglichkeiten wurden im Chip des Bondouts zusätzliche Schaltungen eingebaut, um diese Features unterstützen zu können. Deshalb hat der Bondout auch ein

23 Aufbau des µcontrollers Pin Gehäuse. Da der Bondout nicht in so großen Stückzahlen wie ein einzelnes Derivat hergestellt wird, ist der EPM900 LPC Emulator um einiges teurer. Abbildung 19 Entwicklungssystem EPM900 Abbildung 19 enthält den Aufbau des Entwicklungssystems. Das Programm läuft bei diesem Verfahren im Bondout ab. Die Portausgänge des Bondouts sind über ein 28-poliges Flachbandkabel mit dem Zielsystem verbunden. Der P89LPC932 im Zielsystem wird vor dem Test aus seinem Sockel gezogen. Somit hat nur der Bondout eine Verbindung zu den Aktoren und Sensoren. Der Vorteil bei dieser Arbeitsweise liegt darin, dass kein zusätzlicher Treiber (IDS51) zum Programm hinzugefügt werden muss. Vorteil dieses Verfahrens: Das Programm kann in Echtzeit ausgetestet werden. Die RS232-Schnittstelle kann frei verwendet werden. Nachteil dieses Verfahrens: Es muss ein zusätzlicher 28-poliger Stecker auf der Waschmaschinensteuerung vorgesehen werden. Zum Testen muss der eigentliche Controller ausgebaut werden. Eigenschaften des EPB900-Boards: Kommunikation über USB Spannungsversorgung erfolgt für den Bondout über die USB Schnittstelle FLASH-Programmierung parallel 8 gepufferte LEDs alle Portpins sind auf einer Steckerleiste geführt 2.9. Zusammenfassung von Kapitel 2 In diesem Kapitel haben sie einen Überblick über die Historie der Prozessorgeschichte bekommen. Sie kennen jetzt die Unterschiede zwischen der Harvard- Architektur und der von-neumann Architektur (VNM) und deren Vor- und Nachteile. Der Aufbau des 8051-Cores und der Speicherarchitektur des 8051 sowie der LPC900-Familie sind ihnen jetzt geläufig. Die Speicherbereiche data, idata, pdata, xdata und code des 8051 (siehe Abbildung 13, Seite 31) bzw. der LPC900-Familie (siehe Abbildung 14, Seite 32) sind ihnen bekannt.

24 36 Kapitel 2 Zudem haben sie einen kurzen Überblick über die Entwicklungstools (MCB900 und EPM900) und dessen Funktionsweise bekommen.