Entwurf Integrierter Schaltungen 6. E.I.S.-Workshop. am 25. und 26. November 1993 an der Universität Tübingen. Veranstalter:

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1 Entwurf Integrierter Schaltungen 6. E.I.S.-Workshop am 25. und 26. November 1993 an der Universität Tübingen Veranstalter: Gesellschaft für Mathematik und Datenverarbeitung (GMD), Institut für Systementwurfstechnik, Sankt Augustin und UXT Universität Tübingen, Technische Informatik in Zusammenarbeit mit GME, Gl, ITG UB/TIB Hannover

2 - 9 - Inhaltsverzeichnis Seite Vorwort 3 Programm 5 Inhaltsverzeichnis 9 Synthese aus Verhaltensbeschreibungen Leitung: Prof. W. Rosenstiel, Univ. Tübingen CP-/DP-Partitionierung und Resynthese H.-J. Eikerling, R. Camposano, Univ.-GH-Paderborn und GMD 1 5 Minimierung von Bussen und Registern beim Scheduling von Kommunikationen auf Busarchitekturen E. Frank, Univ.-GH-Paderborn und GMD 2 5 Die Problematik der Synthese mit VHDL M. Selz, H. Rauch, K. Müller-Glaser, Univ. Erlangen-Nürnberg 3 5 Einbettung von Testkonzepten während der High-Level-Synthese Ch. Nagel, Univ.-GH-Paderborn 4 5 Architekturentwurf Leitung: Prof. K. Waldschmidt, Univ. Frankfurt Eine nichtüberlappende Register-Window-Technik für RISC-Prozessoren T. Scholz, M. Schäfers, TU Braunschweig 5 7 Branch-Target-Instruction-Caches für RISC-Prozessoren M. Mansfeld, M. Schäfers, TU Braunschweig 6 7 Mapping komplexer Elemente: Anforderungen und Probleme D. Garte, FhG-IIS Dresden 7 7 Visualisierung der Datenstrukturen des Hardware/Software- Co-Entwurf-Systems COSYMA J. Henkel, H. Grosenick, P. Lüders, Th. Brenner, R. Ernst, TU Braunschweig 8 6

3 Neue Praktika in der Lehre Leitung: Prof. K. Antreich, TU München Entwurf eines Mikroprozessors in der Lehre: Vom verhaltensorientierten Modell zum Layout M. Goedecke, S. Huss, M. Ernst, C. Lützenkirchen, TH Darmstadt 9 7 Klassische und High-Level-Synthese eines einfachen Mikroprozessors P. Thole, U. Kebschull, W. Rosenstiel, Univ. Tübingen 107 Ein Praktikum zur Hardware-Verifikation D. Schmid, R. Reetz, K. Schneider, Univ. Karlsruhe Layoutaspekte und Simulation Leitung: Prof. Golze, TU Braunschweig Partitionierung hochkomplexer Schaltungen unter Nutzung von Plazierungsinformation B.-M. Rieß, K. Doll, F.-M. Johannes, TU München Topologische und elektrische VLSI-CMOS-Layoutoptimierung unter Verwendung von 45-Grad-Strukturen R.-D. Hindmarsch, TU Berlin 133 Simulation hybrider Systeme mit VHDL Th. Leyendecker, Univ. Frankfurt 140 Poster Leitung: Prof. A. Führer, FH. Ulm Innovative CAM Architectures for VLSI and WSI A. Bleck, K. Waldschmidt, Univ. Frankfurt 153 The MHD-Memory - An Approach for the VLSI implementation B. Klauer, Univ. Frankfurt 163 FAST-RAM: Ein parallel testbarer Schreib-/Lesespeicher Ch. Elm, D. Tavangarian, FernUniv.-GH-Hagen 1 73 Parallele Implementierungen Neuronaler Netze: Anforderungen und Vergleich H. Speckmann, W. Rosenstiel, Univ. Tübingen High-Level-Entwurf und Analyse mit erweiterten Sequence Charts (ESC) S. Kahlert, J.-E. Knäbchen, D. Monjau, TU Chemnitz-Zwickau 198 High-Level Synthese mit BSS für den Einsatz im Hardware/Software Codesign U. Holtmann, TU Braunschweig 208

4 Automatische Generierung von Datenpfad-Layouts F. Buijs, R. Selent, Cadlab Paderborn und TU Ilmenau 218 Verfahren zur SPICE-kompatiblen Makromodellierung von hochauflösenden Analog/Digital-Umsetzem M. Heine, M. Anton, S. Bechtold, R. Laur, Univ. Bremen 223 Automatisierbare Synthesemethode für analoge Systemkomponenten J. Kampe, G. Scarbata, TU Ilmenau 2 37 Verifikation und Test digitaler Schaltungen Leitung: Prof. S. Huss, TH Darmstadt Kontrollpfad-orientierte Verifikation generischer Datenpfade K. Schneider, Th. Kropf, R. Kumar, Univ. Karlsruhe 249 Anwendung unterschiedlicher Verifikationsverfahren für die Verifikation von Transformationen synthetisierter Hardwarestrukturen H. Giesselmann, Univ.-GH-Paderborn 257 Optimierung von Testkosten und Produktqualität unter Verwendung von Fehlerwahrscheinlichkeiten G. Spiegel, A. Ströle, Univ. Karlsruhe 265 Berechnung der exakten Fehlererfassung beim Test mit Signaturanalyse I. Katchan, V. Mikitiuk, A. Ströle, V. Yarmolik, Univ. Karlsruhe und Minsk Radioengineering Institute 269 Entwurfsmethodik Leitung: Prof. D. Schmid, Univ. Karlsruhe Modellierung, Analyse und Implementierung von Hardware-Entwurfsprozessen B. Dinier, B. Krämer, GMD und FernUniv.-GH-Hagen 279 Effizienter Entwurf leistungsfähiger Datenpfadkomponenten mit LORTGEN H.-J. Brand, D. Müller, W. Rosenstiel, TU Chemnitz-Zwickau und Univ. Tübingen 288 Automatische Generierung von RNS Schaltungselementen D. Birreck, Ch. Bruennlein, R. Laur, Univ. Bremen 298 Synthese kommunizierender Automaten unter Verwendung der neuartigen assoziativen personalisierbaren Array-Struktur Multi-Match-PLA J. Kottsieper, Univ. Frankfurt 305

5 Logiksynthese Leitung: Prof. F. Rammig, Univ.-GH-Paderborn Disjunkte Dekomposition Boolescher Funktionen: Eine neue Betrachtungsweise U. Schlichtmann, TU München 31 9 Entwurf kombinatorischer Schaltsysteme unter direkter Nutzung von Komplexgattern R.R. Barthel, TU Chemnitz-Zwickau 32 9 CISY: Ein Schaltkreissynthesizer für CMOS-Technik unter Berücksichtigung der Laufzeit und der Chipfläche R. Attarha, TU Berlin 341 Timing-Optimierung durch Kombination sequentieller kombinatorischer Verfahren E. Fehlauer, S. Rülke, G. Franke, FhG-IIS Dresden 34 8 Ti mi ng-aspekte Leitung: Prof. R. Camposano, GMD und Univ.-GH-Paderborn Reduktion parasitärer RC-Netzwerke in höchstintegrierten Schaltungen C. Borchers, B. Ludwig, E. Barke, Univ. Hannover 36 1 Standardzellenbibliothek für asynchrone selbstgetaktete Schaltungen auf Basis einer Sea-of-Gates Architektur Ch. Heer, H.-J. Pfleiderer, Univ. Ulm 36 9 Makromodell-Entwicklung digitaler Gatter unter Verwendung Neuronaler Netze J. Wilk, E. Wilk, R. Laur, Univ. Bremen 379 Effiziente Makromodellierung analoger Bauelemente mit einer Werkzeugumgebung W. Thronicke, H.-T. Mammen, R. Brüning, W. John, W. Rissiek, Cadlab Paderborn 38 4 Autorenliste 395