Herstellung und Charakterisierung von ultradünnen SOI MOSFETs mit sub-50 nm Gatelängen

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1 Lehrstuhl für Technische Elektronik Herstellung und Charakterisierung von ultradünnen SOI MOSFETs mit sub-50 nm Gatelängen Lars Dreeskornfeld Vollständiger Abdruck der von der Fakultät für Elektro- und Informationstechnik der Technischen Universität München zur Erlangung des akademischen Grade eines Doktors der Naturwissenschaften (Dr. rer. nat.) genehmigten Dissertation. Vorsitzender: Prüfer der Dissertation: Univ.-Prof. Dr.-Ing. M.-Chr. Amann 1. Univ.-Prof. Dr. rer. nat. D. Schmitt Landsiedel 2. Univ.-Prof. Dr. rer. nat. G. Abstreiter Die Dissertation wurde am bei der Technischen Universität München eingereicht und durch die Fakultät für Elektro und Informationstechnik am angenommen.

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3 Selected Topics of Electronics and Micromechatronics Ausgewählte Probleme der Elektronik und Mikromechatronik Volume 9 Lars Dreeskornfeld Herstellung und Charakterisierung von ultradünnen SOI-MOSFETs mit sub-50 nm Gatelängen. Shaker Verlag Aachen 2004

4 Bibliografische Information der Deutschen Bibliothek Die Deutsche Bibliothek verzeichnet diese Publikation in der Deutschen Nationalbibliografie; detaillierte bibliografische Daten sind im Internet über abrufbar. Zugl.: München, Techn. Univ., Diss., Copyright Shaker Verlag 2004 Alle Rechte, auch das des auszugsweisen Nachdruckes, der auszugsweisen oder vollständigen Wiedergabe, der Speicherung in Datenverarbeitungsanlagen und der Übersetzung, vorbehalten. Printed in Germany. ISBN ISSN Shaker Verlag GmbH Postfach Aachen Telefon: / Telefax: / Internet: info@shaker.de

5 Wer wirklich Neues erdenken will, kann gar nicht genug verrückt sein. (Niels Bohr, dänischer Wissenschaftler, )

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7 Inhaltsverzeichnis Kurzzusammenfassung 1 1 Einleitung und Motivation 3 2 MOS Transistoren Bulk Transistor Skalierung: Kurzkanaleffekte und Skalierungsregeln SOI Transistor Herstellung von Dünnfilm SOI Transistoren Herstellungskonzept Gesamtprozeß SOI Grundmaterial Optimierung der Sonderprozeßschritte Elektronenstrahllithographie Grundlagen der Elektronenstrahllithographie Elektronenstrahlapparatur Justiergenauigkeit Resistmaterial Calixaren Streusimulationen Dosisoptimierung Ergebnisse der Elektronenstrahlbelichtung Trockenätzung Grundlagen der Ätztechnik Vergleich verschiedener Ätzverfahren Plasmaerzeugung Helicon Wave Plasma M0RI Ätzanlage Prozeßevaluationen Ätzraten und Selektivitäten Ätzung der Hartmaske Breakthrough Ätzung der Siliziumschicht Analyse der Seitenwandpassivierungsschicht Optimierter Strukturübertrag Loading Effekte Charakterisierung der SOI Transistoren TEM und SEM Analyse Elektrische Charakterisierung Kurzkanal Transistoren I

8 II Inhaltsverzeichnis Vergleich: teilweise vollständige Verarmung (PD FD) Einstellung der Einsatzspannung Vergleich mit Simulationen Zusammenfassung und Ausblick Aktueller Forschungsstatus Vergleich mit dem Stand der Technik Elektronenstrahllithographie Trockenätzen Dünnfilm SOI Transistoren Literaturverzeichnis 99 Danksagung 109 Lebenslauf 111 Anhang A SOI Gesamtprozeß: Auflistung der Prozeßschritte 113 B Schematische Darstellung des Gesamtprozesses 117 C Testchip Layout 121 D ELTRAN Verfahren zur SOI Herstellung 125

9 Abbildungsverzeichnis 1.1 Schematische Darstellung von Bulk bzw. SOI Transistoren Der Feldeffekttransistor Bänderschema einer MOS Struktur Bändermodel einer MOSFET Struktur Ausgangskennlinienfeld eines NMOS Transistors Transferkennlinien eines NMOS Transistors Drain Induced Barrier Lowering (DIBL) SOI Transistor (Schema) Übergang vom FD zum PD Regime (N krit A (T Si)) Bänderdiagramme: Bulk, PD SOI, FD SOI SOI Transistor (3d Schema) Schematischer Gesamtprozeßfluß Mesa Isolation Nitrid erhöhte Mesa Isolation SEM Analyse der Mesa Isolation TEM Aufnahme der Mesa Kante Transferkennlinien mit parasitäremtransistor SEM Aufnahmen des Gate Spacers SEM Analyse der selektiven Epitaxie SEM Analyse der optimierten selektiven Epitaxie SEM Analyse der Kontaktloch Ätzung TEM Aufnahme der Kontaktloch Ätzung Der Elektronenstrahlschreiber Funktionsweise der Markenerkennung Vernierstruktur zur Bestimmung der Positioniergenauigkeit Trajektorien des Elektronenstrahls Rückstreukoeffizient Bestimmung des Resistkontrastes γ SEM Analyse einer Einzellinie Optimierte Belichtungsdosen für unterschiedliche Strukturgrößen Dosistest an dichten Linien SEM Querschnittaufnahme einer belichteten Calixaren Struktur SEM Analyse des Einflusses der Untergrundtopologie auf die Belichtung SEM Analyse der Kantenbelichtung (nach der Ätzung) Gate Struktur im GDSII Format Belichtete Gate Struktur (Übersicht) Belichtete Gate Struktur (Zoom) Belichtete Doppel Gate Strukturen Belichtete Mehrfach Gate Strukturen III

10 IV Abbildungsverzeichnis 5.1 Charakteristische Ätzprofile Elektrische Feldlinien bei Helicon Wellen Aufbau einer Helicon Quelle Die Trikon Omega M0RI Ätzanlage Der Probentisch und die Plasmaquelle der Ätzanlage Schematische Darstellung der Ätzprozesse SEM Aufnahme und Endpunktkurve der Hartmaskenätzung Analyse des Breakthrough Prozesses Einfluß der Prozeßparameter auf das Seitenwandprofil Endpunktkurve der Siliziumätzung Elementspezifische TEM Analyse der Seitenwandpassivierung Polysilizium Gate mit 27 nm Breite SEM Aufnahmen von geätztengate Strukturen AFM Aufnahme der geätztengate Struktur Analysen der geätztenmehrfach Gate Strukturen TEM Aufnahme eines SOI Transistors (optisch Übersicht) TEM Aufnahmen eines SOI Transistors (optisch Gate) TEM Aufnahme eines Kurzkanal SOI Transistors (Übersicht) TEM Aufnahme eines 26 nm SOI Transistors (Gate) SEM Aufnahme eines vollständigprozessiertensoi Transistors Kennlinien eines 26 nm NMOS Transistors Transferkennlinien NMOS (Längenvergleich) Kennlinien eines 60 nm NMOS Transistors Kennlinien eines 120 nm NMOS Transistors Kennlinien eines 160 nm NMOS Transistors Kennlinien eines 26 nm PMOS Transistors Transferkennlinien PMOS (Längenvergleich) Kennlinien eines 120 nm PMOS Transistors Kennlinien von PMOS Transistoren (L G = 60 nm und L G = 160 nm) Kennlinien eines PMOS Transistors (L G = 160 nm, T Si = 45 nm) Ausgangskennlinien von Transistoren (L G = 210 nm) Stromvergleich: FD vs. PD Einsatzspannungsverhalten von PD und FD Transistoren Transferkennlinien von FD bzw. PD Transistoren Unterschwellsteigung von FD bzw. PD Transistoren Transferkennlinien von PD Transistoren (L G =1µm bzw. 210 nm) Einfluß der Kanaldotierung (NMOS) Einfluß der Kanaldotierung (PMOS) Darstellung der in der Simulation verwendeten Transistorstruktur Transferkennlinien (simuliert) Potentialbilder (simuliert) Resultat der Nanostrukturierung Vergleich mit dem Stand der Technik Elektronenstrahllithographie Vergleich mit dem Stand der Technik Trockenätzen

11 Abbildungsverzeichnis V C.1 Testchip Layout (Übersicht) C.2 Testchip Layout (Modul) C.3 Testchip Layout (Einzeltransistor) D.1 Herstellung von SOI Grundmaterial (ELTRAN)

12 VI Abbildungsverzeichnis

13 Veröffentlichungen Comparison of Partially and Fully Depleted SOI Transistors down to the sub 50 nm Gate Length Regime L. Dreeskornfeld, J. Hartwich, E. Landgraf, R.J. Luyken, W. Rösner, T. Schulz, M. Städele, D. Schmitt-Landsiedel and L. Risch The Electrochem. Soc. Proc.: SOI Technology and Devices XI, PV (2003) High Precision Etching of Si/SiO 2 on a High Density Helicon Etcher for Nano Scale Devices L. Dreeskornfeld, J. Hartwich, J. Kretz, D. Schmitt-Landsiedel, D. Loraine, K. Powell and D.J. Thomas J. Electrochem. Soc., 150(11) (2003) Nano Scale Etching of Si/SiO 2 on a High Density Helicon Etcher L. Dreeskornfeld, J. Hartwich, J. Kretz, D. Schmitt-Landsiedel, D. Loraine, K. Powell and D.J. Thomas The Electrochem. Soc. Proc.: Semiconductor Technology (ISTC), PV (2002) Nanoscale Electron Beam Lithography and Etching for Fully Depleted Silicon On Insulator Devices L. Dreeskornfeld, J. Hartwich, J. Kretz, L. Risch, W. Rösner and D. Schmitt- Landsiedel J. Vac. Sci. Technol B, 20(6) (2001) nm Electron Beam Lithography and Reactive Ion Etching for the Fabrication of Double Gate FinFET Devices J. Kretz, L. Dreeskornfeld, J. Hartwich and W. Rösner Microelectronic Engineering, (2003) Design Considerations for Fully Depleted SOI Transistors in the 25-50nm Gate Length Regime R.J. Luyken, T. Schulz, J. Hartwich, L. Dreeskornfeld, M. Städele and W. Rösner Solid State Electronics, 47 (2003) Impact of Doping Concentration Gradient and Spacer Thickness on Device Performance of UTB SOI CMOS T. Schulz, C. Pacha, R.J. Luyken, M. Städele, J. Hartwich, L. Dreeskornfeld, E. Landgraf, J. Kretz, W. Rösner, M. Specht, F. Hofmann and L. Risch Proc. ULIS (2003) 23 26; to be published in Solid State Electronics VII

14 VIII Veröffentlichungen Perspectives of Fully Depleted SOI Transistors down to 20 nm Gate Length R.J. Luyken, M. Städele, W. Rösner, T. Schulz, J. Hartwich, L. Dreeskornfeld and L. Risch Proc. of the IEEE International SOI Conference (2002) Process Integration of 20 nm Electron Beam Lithography and Nanopatterning for Ultimate MOSFET Device Fabrication J. Kretz and L. Dreeskornfeld Microelectronic Engineering, (2002) nm Poly Gates using M0RI Etcher D. Thomas and L. Dreeskornfeld Trikon News, 6 (2002) Reactive Ion Etching with End Point Detection of Microstructured Mo/Si Multilayers by Optical Emission Spectroscopy L. Dreeskornfeld, R. Segler, G. Haindl, O. Wehmeyer, S. Rahn, E. Majkova, U. Kleineberg, U. Heinzmann, P. Hudek and I. Kostic Microelectronic Engineering, 54 (2000) Application of Reactive Ion Etching to the Fabrication of Microstructure on Mo/Si Multilayer Z. Le, L. Dreeskornfeld, S. Rahn, R. Segler, U. Kleineberg and U. Heinzmann Chinese Phys. Lett., 16.9 (1999) W/Si Multilayers Deposited by Hot Filament MOCVD F. Hamelmann, S.H.A. Petri, A. Klipp, G. Haindl, J. Hartwich, L. Dreeskornfeld, U. Kleineberg, P. Jutzi and U. Heinzmann Thin Solid Films, 338 (1999) STM Writing of Artificial Nanostructures in Ultrathin PMMA and SAM Resists and Subsequent Pattern Transfer in Mo/Si Multilayer by Reactive Ion Etching J. Hartwich, L. Dreeskornfeld, V. Heisig, S. Rahn, O. Wehmeyer, U. Kleineberg and U. Heinzmann Appl. Phys. A, 66 (1998)

15 Veröffentlichungen IX Tagungsbeiträge Comparison of Partially and Fully Depleted SOI Transistors down to the sub 50 nm Gate Length Regime ECS 203 rd Meeting SOI Technology and Devices, 2003, Paris, Frankreich Nano Scale Etching of Si/SiO 2 on a high-density helicon etcher ECS ISTC, 2002, Tokio, Japan Nano Scale Electron Beam Lithography and Etching for FD-SOI Devices EIPBN, 2002, Anaheim, USA

16 X Veröffentlichungen

17 Erfindungsmeldungen L. Dreeskornfeld, J. Hartwich, W. Rösner Methode zur Prozessierung eines Fully Depleted SOI Transistors Amtl. Aktenzeichen (Deutsches Patentamt): W. Rösner, F. Hofmann, E. Landgraf, J. Kretz, L. Dreeskornfeld Schaltungsanordnung mit FinFETs und Quasi FinFETs mit unterschiedlichen Einsatzspannungen Amtl. Aktenzeichen (Deutsches Patentamt): F. Hofmann, L. Dreeskornfeld, J. Hartwich, W. Rösner, H. Luyken, E. Landgraf Erzeugung von elevated S/D Gebieten bei Fully Depleted SOI Transistors mit ultra dünnem Kanal Amtl. Aktenzeichen (Deutsches Patentamt): M. Specht, F. Hofmann, J. Kretz, L. Dreeskornfeld, J. Hartwich Dual Bit FinFET NROM Speicher mit Source side injection Programmierung Amtl. Aktenzeichen (Deutsches Patentamt): XI

18 XII Erfindungsmeldungen

19 Abkürzungen AFM BEOL BOX BPSG CD C 3 F 6 CHF 3 CH 2 F 2 Cl 2 CMOS c Si CVD DIBL DRAM EBL EFTEM EOT EUVL Atomic Force Microscope Rasterkraftmikroskop Back End Of Line Metallisierung Abschluß des Fertigungsprozesses Buried Oxide Vergrabenes Oxid Boro Phospho Silicate Glass Bor Phosphor Silikat Glas Critical Dimension Minimale Strukturbreite Hexafluorpropen (Ätzgas) Trifluormethan (Ätzgas) Difluormethan (Ätzgas) Chlorgas (Ätzgas) Complementary Metal Oxide Semiconductor Komplementärer Metall Oxid Halbleiter Crystalline Silicon Kristallines Silizium Chemical Vapour Deposition Chemische Gasphasenabscheidung Drain Induced Barrier Lowering Draininduzierte Barrierenerniedrigung Dynamic RAM Dynamischer RAM Electron Beam Lithography Elektronenstrahllithographie Energy Filtering TEM Energiegefiltertes TEM Equivalent Oxide Thickness Oxid Äquivalente Dicke Extreme Ultra Violett Lithography Extremes Ultra Violett Lithographie XIII

20 XIV Abkürzungen FET Field Effect Transistor Feldeffekt Transistor FD Fully Depleted Vollständige Verarmung an Majoritätsladungsträgern HBr Hydrogen Bromine Wasserstoff Bromid (Ätzgas) HF Hydrofluoric Acid (Ätzmittel für Oxidschichten) Flußsäure G Gate Tor GIDL Gate Induced Drain Leackage Gateinduzierter Drainleckstrom GDSII General Design Specification 2 Generelle Design Spezifikation 2 GOX Gate Oxide Gate Oxid IC Integrated Circuit Integrierter Schaltkreis I DS Drain Source Current Drain Source Strom I on On Current Sättigungsstrom V Leck Off Current Leckstrom ITRS International Technology Roadmap for Semiconductor Internationale Halbleitertechnologie Roadmap LIT Laser Interferometric Table Laserinterferometertisch M0RI m=0 Resonant Induction Mode Null Resonante Induktion MOS Metal Oxide Semiconductor Metall Oxid Halbleiter MOSFET MOS Field Effect Transistor MOS Feldeffekt Transistor NA Numerical Aperture numerische Apertur NGL Next Generation Lithography nächste Lithographiegeneration

21 Abkürzungen XV NMOS PBS PD PMMA PMOS PVD RAM RIE RTP S SCE S/D SEG SEM SET SIMS SOI SPM SSRM STM n channel MOSFET n Kanal MOSFET PolyButenSulfon Partially Depleted Teilweise Verarmung an Ladungsträgern PolyMethylMethAcrylate p channel MOSFET p Kanal MOSFET Physical Vapor Deposition Physikalische Gasphasenabscheidung Random Access Memory Speicher mit wahlfreiem Zugriff Reactive Ion Etching Reaktives Ionenätzen Rapid Thermal Processing Kurzzeittemperverfahren Inverse Subthreshold Slope Unterschwellsteigung Short Channel Effects Kurzkanaleffekte Source/Drain Quelle und Senke Selective Epitaxial Growth Selektive Epitaxie Scanning Electron Microscope Rasterelektronenmikroskop Single Electron Transistor Einzelelektronentransistor Secondary Ion Mass Spectroscopy Sekundärionenmassenspektroskopie Silicon On Insulator Silizium auf Isolator Scanning Probe Microscope Rastersondenmikroskop Scanning Spreading Resistance Microscopy Raster Widerstands Mikroskopie Scanning Tunneling Microscope Rastertunnelmikroskop

22 XVI Abkürzungen TEM Transmission Electron Microscope Transmissionselektronenmikroskop TEOS TetraEthylOrthoSilikat Si(OC 2 H 5 ) 4 Prozeßgas zur Abscheidung von SiO 2 TMAH TetraMethylAmmoniumHydroxid Ätzmittel für Silizium V DS Drain Source Voltage Drain Source Spannung V GS Gate Voltage Gate Spannung V th Threshold Voltage Einsatzspannung V ov Gate Overdrive Einsatzspannungsnormierte Gatespannung